SOC可测试性设计和测试技术.docVIP

SOC可测试性设计和测试技术 　　【摘要】本文分析了SOC芯片发展的情况及其发展的趋势，同时，阐述了SOC设计和测试所需要的工具。在这些理论的基础上，本文开始重点分析研究了SOC可测试性设计和测试技术，得出了进一步的研究结果。 【关键词】SOC；可测试性设计；测试技术 中图分类号： TJ06 文献标识码： A 文章编号： 一、前言 SOC可测试性设计对于我们更好地利用SOC具有非常重要的意义，因此，我们有必要SOC可测试性设计进行研究和分析，与此同时，对于SOC的测试技术，我们也需要从科学的角度展开分析和研究，以便于我们更好的利用SOC。 二、SOC芯片发展及趋势#160;集成电路的发展一直遵循摩尔所指示的规律推进。由于信息市场的需求和微电子自身的发展，引发了以微细加工（集成电路特征尺寸不断缩小）为主要特征的多种工艺集成技术和面向应用的系统级芯片的发展。IC设计者已经可以把越来越复杂的功能（系统）集成到同一个芯片上。 由于SOC可以充分利用已有的设计积累, 并在降低耗电量,减少面积,增加系统功能,提高速度,节省成本5个方面具有较高的优势,因此发展非常迅速。目前，就大众所熟知的消费类电子中，机顶盒（Set Top Box）、移动电话（mobile phones）和个人数字助理（PDA）等等，其核心芯片就是SOC芯片。这类产品不仅在市场上占有重要地位，而且其销售量还在不断的增长当中，已经越来越成为消费性电子的主流产品。#160; 三、SOC设计和测试工具#160;可测性设计中需增加专门用于管理测试的工具，其主要任务是按照自动和标准化的方法将设计芯片的测试问题分割成一系列可以管理的部分。将芯片分割成一系列可测试的模块，设计出每一个模块的测试方法，并将其集成于一个完整的计划中，改计划既包括内部测试方法学，也包括外部测试方法学；计划也应提供选取芯片中埋层功能的方法以及测试结果引出的方法；该计划还应该提供诊断以及可能将其定位于单个的位（bit）故障。在EDA方面，应能提供芯片设计中可测性设计完备性的信息，提供芯片的在片（on-chip）测试和方片（off-chip）测试辅助等信息。#160;配套测试工具: （一）借助于设计规则或可测性检验器可以再设计完结之前提供该SOC设计是否满足并发测试需要。该检验器不仅可证明芯片内不同模块之间的独立性或不依赖性，而且可以说明有什么样的交互依赖性，以及如何定位、隔离，可以找出任何有依赖性的模块。 （二）在一个综合解决SOC并发测试的环境中，应该有条件给出一个能产生有效芯片测试程序的工具。该工具应该是基于此前已经建立起来的各个独立模块，并且支持并发测试的程序。在这样一个程序产生后，设计师或者测试工程师将在事先即可估算测试某一模块或一小群模块需要多长时间。当然，如果遇到功耗问题，限制并发测试模块数量。 （三）目前的EDA工具对层次设计的支持是受到限制的，大多数设计编译器只给出平面的设计，其中全部功能模块被组合到一个单一的模块中，这种方法对那些不大的硬IP实体进行并发测试是比较困难的。理论上，EDA支持并发测试，所以对现有EDA应用模型进行修改还是必需的。#160; 四、芯核级可测试性设计与测试技术 为了确保芯核的正确性和SOC的量产率，在芯核和SOC的设计与制造过程中必须多次测试电路和芯片。测试包括功能测试和结构测试，功能测试更多地用于设计验证，基于可测试性设计的测试属于结构测试，本文将主要介绍结构测试方法。扫描和内建自测试是被广泛采用的可测试性设计，不同类型的芯核会采用不同的可测试性设计和测试方法。 1数字逻辑核测试 随着SOC规模和工作频率迅速增长，测试设备的测试能力，例如通道数、通道存储深度、高速通道数据传输率、通道时钟稳定度，与SOC需求之间的差距越来越大。内建自测试(GIST)技术由于把测试激励源的生成电路嵌人被测芯核，因此能够提供真速测试，并且具有测试引脚不受SOC引脚数限制等优点，越来越受到关注。BIST测试的测试向量生成有随机型、确定型和混合型3种机制。确定型GIST由于具有测试覆盖率高等优点，引起了学术界和工艺界的广泛重视。确定型BIST大多利用线性反馈移位寄存器产生随机向量来覆盖大部分故障，然后采用确定型的测试向量来测试余下的难测故障。确定型测试向量的产生办法有很多，如基于编码压缩的方法基于位选定的方法和基于重播种的方法等等。支持确定型BIST方法的商业工具包括Mentor Graphics公司的TestKompress 和Synopsys公司的DBIST。 2模拟电路核测试 模拟对昆合电路核的结构测试技术还很不成熟，在数字逻辑电路中广泛应用的测试向量自动生成技术不能简单移植于模拟电路。这