ISE8.2应用笔记.docxVIP

绪论Xilinx公司的产品，ISE（Integrated system configuration）是集成系统环境的简称。Xilinx公司的FPGA产品种类主要有Spartan（低端产品）和Virtex（高端）两个系列。ISE 提供从设计输入、仿真、编译、综合、布局布线、下载全过程服务。创建工程时要进行芯片器件族（family），器件名，器件封装，工作数度等级顶层文件，综合工具，仿真工具的设置：第一章：原理图设计方法创建工程：取工程名、路径取默认路径最好（为软件安装位置）。创建文件：文件名与工程名可以不一致。绘制原理图并生成一个宏模块。添加引脚【不同引脚之间用逗号隔开，总线引脚要说明位长】、添加元件【添加元件可以直接点sources栏的右下角的symbols进入检索】、连接元件【都可直接到工具栏里找相应的工具符号】。其中，【键盘Esc可用于每一种工具选择的结束。】二输入与门是and2，不是2and。总线连接：检查错误。TOOL/Chcek Schematic。模块符号制作。Tool/Symbol Wizard—using schematic，一直取默认设置并且下一步直到完成。然后到sources右下角symbols中categories中找到刚才生成的原理图符号的路径，然后就可以调用了。产生HDL程序。（要先生成模块符号，生成代码命令才有效）Tool/ generate HDL Template from symbols。然后选择语言，另一个选项打勾默认。波形仿真（需先建立仿真测试台程序）。Projiect/new source初始化设置如下：时钟高电平20ns低电平20ns，输入建立时间10ns，输出有效延时10ns，选GSR，初始偏移自动定为100ns，取最初的调试时间升序5000ns。在弹出的波形窗口中，可以用鼠标单击任意时间轴处可以设置其电平跳变，设置完点保存。在主窗口中的process中双击view HDL instantiation template将刚才对波形的设置转换成HDL文件，如下：注意，执行上图命令时先要选中行为仿真：而不是默认的。接着双击下面命令就可以弹出波形窗口。单击红线源头图标可对波形进行测量。双击图示命令，可以看到波形的功能仿真，此时没有考虑信号的时延先修改：，然后双击：，此时得到的仿真波形是考虑了传输延时的，波形会再现毛刺、竞争等不稳定情况，应该尽量避免。找不到“pattern wizard”（模块向导）【没给总线取名就会报此错误】Error:DesignEntry - cnt60.sch: Incorrect bus tap at (2880 784 2784 784): destination branch XLXN_47 is not part of the source branch MSEC(3:0).第二章：状态机设计方法利用状态机设计方法可在否写应用中简化设计，并可将设计转换为符号模块和VHDL语言。第一节-------启停控制器的状态机设计状态机文件需要在已建立工程中加入，建立新工程时没有状态机文件可选。状态机文件名必须长于8个字符。布放状态：设置状态数，其他取默认设置就是了。修改状态行为：双击其中一个状态机，输入状态名，和其相应的信号。 修改状态机转移条件：双击转移箭头的黑色头部，输入相应的转移控制信号strtstop的值。1：增加状态2：增加箭头3：增加复位条件4：添加文本说明5：增加逻辑向导6：增加向量设计优化：点击，弹出的8个对话框取默认设置。生成HDL代码：只有通过了检查才能生成HDL代码，状态机设计的优点就体现在这里，可以快速生成复杂代码，节省手工编写的时间。检查出来的错误：Error[T200]: Invalid character in the highlighted equation.【问题所在：】：波形仿真：点击stateBench图标在弹出的窗口中电Restart重新开始仿真（？），点击Reset图标进行波形复位，电Cycle图标得到周期重复的仿真波形。第三章：核生成与结构化模块设计方法对于一些功能比较固定，但设计比较复杂的模块，可通过ISE来调用这些称为核的模块或结构化模块，但是这种核或结构化模块直接调用芯片内部的知识产权核资源，永福只能看到外部引脚，不能打开内部。第一节-------时钟控制模块的核生成方法设计所以上面的File name需要改为dcm_1选好IP核之后会弹出以下通用设置窗口，用户根据具体应用进行设置。在主界面左边中间窗口processes 中可以通过VIEW HDL SOURCE 看以看到源代码。ISE不能对有核产生（通过配置核资源）的模块进行直接的仿真，但可以通过创建testbench.tbw文件对前面装换而来的VHDL源代码