EDA技术实用教程3版课件第11章.ppt

11.3 优化设置与时序分析 11.3.9 适配优化设置示例 图11-19 针对工程选择Locate in Assignment Editor 11.3 优化设置与时序分析 11.3.9 适配优化设置示例 图11-20 选用乘积项逻辑优化 11.3 优化设置与时序分析 11.3.9 适配优化设置示例 图11-21在floorplan中可以看到使用了32个ESB 11.3 优化设置与时序分析 11.3.9 适配优化设置示例 图11-22使用了乘积项的编译报告 11.3 优化设置与时序分析 11.3.10 Slow Slew Rate设置 图11-23 Slow Slew Rate选择 11.3 优化设置与时序分析 11.3.11 LogicLock优化技术 大规模系统开发中，应用逻辑锁定技术可以优化设计，合理分配硬件资料，提高系统的工作速度和可靠性。QuartusII支持逻辑锁定技术的FPGA器件系列有APEX20K、APEXII、Excalibur、Cyclone/II和Stratix/II等。 11.4 Chip Editor应用 11.4.1 Chip Editor应用实例 图9-24 最左侧是CNT4B占用的LAB 11.4 Chip Editor应用 11.4.1 Chip Editor应用实例 9-25 放大后的LAB分布 11.4 Chip Editor应用 11.4.1 Chip Editor应用实例 图11-26 被占用的LAB 图11-27 LAB中被占用的5个LCs 11.4 Chip Editor应用 11.4.1 Chip Editor应用实例 图11-28 Resource Property Editor的门级原理图编辑窗 11.4 Chip Editor应用 11.4.1 Chip Editor应用实例 图11-29 的时序分析报告窗图 11.4 Chip Editor应用 11.4.2 Chip Editor功能说明 图9-30 打开Netlist Explorer窗 11.4 Chip Editor应用 11.4.2 Chip Editor功能说明 图11-31 打开属性和端口连接窗 11.4 Chip Editor应用 11.4.3 利用Change Manager检测底层逻辑 图11-32 打开Change Manager窗 习 题 11-1．利用资源共享的面积优化方法对下面程序进行优化(仅要求在面积上优化)。习题程序如下： 【例11-10】 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; USE ieee.std_logic_arith.all; ENTITY addmux IS PORT (A,B,C,D : IN std_logic_vector(7 downto 0); sel : IN std_logic; Result : OUT std_logic_vector(7 downto 0)); END addmux; ARCHITECTURE rtl OF addmux IS BEGIN process(A,B,C,D,sel) begin if(sel = '0') then Result <= A + B; else Result <= C + D; end if; end process; END rtl; 习 题 11-2．试通过优化逻辑的方式对图11-33中所示的结构进行改进，给出VHDL代码和结构图。 图11-33 习题11-2图 习 题 11-3．已知4阶直接型FIR滤波器节的数学表达式如下： y(n)=x(n)h(0)+x(n-1)+x(n-2)h(2)+x(n-3)h(3) x(n)与x(n-m)，m=0，1，2，3是延迟关系，m表示延迟的clk数。x(n-m)与h(m)的位宽均为8位，y(n)为10位，其中h(m)在模块例化后为常数。该模块的输入为x(n)、clk，输出为y(n)，试实现该逻辑。 11-4．对习题11-3中的FIR滤波器节在速度上进行优化(在h(m)固定的情况下)，试采用流水线技术。 11-5．利用FPGA的LUT结构，构建资源占用较小的