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CMOS工艺流程 (14) 金属2 CMOS工艺流程 (15) 钝化层 CMOS反相器图解 设计图层与制版图层的关系 10张版叠加 1 pwell 2 island 3 rpell 5 ncf 7 dep（本图无耗尽版） 10 P+ 11 N+ 12 poly 16 con 18 Metal 19 pad 分层图 1 pwell 分层图 2 island P+ 和 N+ 分层图 3 rpell Pwell的反版 分层图 5 ncf N channel field implant N管场注入 分层图 10 P+ 大面积注入 分层图 11 N+ 大面积注入 分层图 12 poly 分层图 16 con 分层图 18 Metal 分层图 19 pad Pad metal con poly版叠加 Pad Metal Con Poly P+ N+ island 版叠加 P+ N+ Island Pwell rpwell ncf 版叠加 Pwell Rpwell Ncf 成品率驱动的光刻校正技术 光刻校正技术已成为超深亚微米下集成电路设计和制造中关键的技术。 a待矫正目标图形 b矫正后成像图形 c矫正后版图图形 ewrad与文献算法矫正后成像图形比较 新世纪的半导体光刻技术集锦 光学曝光　当前曝光的主流技术 F(2)准分子激光曝光　改善了折反射光学系统的性能 极紫外曝光　欧洲和日本诸公司正在研究 限角散射电子束投影曝光　被众多厂家看好 变轴浸没透镜缩小投影曝光　准备在2002年前后推出生产型设备 电子束直写　在SOC的开发中，更具灵活性 X光曝光　作为下一代曝光技术前景诱人 离子投影曝光　力争尽快推出商业化设备 生产线简介——硅片 ( Wafer ) 生产线简介——光刻掩膜版 ( Mask ) Copyright by Yiqi Zhuang 2006 第1章 MOSFET基础1.5 CMOS技术 场效应器件物理 庄奕琪 张丽 韩孝勇主讲 1.5 CMOS技术 什么是CMOS？ n沟MOSFET p沟MOSFET CMOS（Complentary MOS，互补CMOS） 使n沟MOSFET与p沟MOSFET取长补短 实现低功耗、全电平摆幅 数字逻辑电路的首选工艺 场氧（用作管间、互连-衬底间隔离） 栅氧（用作MOS电容的介质） 通常接电路最低电位 通常接电路最高电位 1.5 CMOS技术 CMOS的工艺类型 P阱 n阱 双阱 1.5 CMOS技术 CMOS反相器 门电路版图——3. CMOS与非门 与非门: 全1得0 见0得1 NOR3/NAND3 NAND4 In1 In2 In3 In4 VDD GND Out 1.5 CMOS技术 CMOS闩锁效应 p+源区 n型衬底 p阱 n+源区 3.7 CMOS电路的闩锁效应 闩锁效应 是指CMOS电路中寄生的固有可控硅结构被外界因素触发导通，在电源和地之间形成低阻通路现象。 一旦电流流通，电滤电压不降至临界值以下，导通就无法中止，引起器件的烧毁。 闩锁发生的条件 两管增益之积大于1（维持正反馈） 电源电压和电流足够 触发寄生电阻压降大于寄生晶体管EB结正向压降（正偏） 一般在10V以上，几十mA 电流。高温时更容易发生。 检测方法 直流电源法 变化电源压，根据电源电流变化判断； 缺点：有可能误判。 电信号触发法 电源电压不变，信号电压变化，根据电源电流判断； 缺点：有可能触发不了或误判。 扫描电镜法 可以方便检测到失效点； 缺点：比较贵，有可能与ESD混淆。 注：所以要看版图，有无容易闩锁的结构，有无保护等具体分析，而不能只看电流变化和烧毁情况。 发生闩锁的图片 抑制办法 采用SOS工艺，在绝缘衬底上外延单晶硅并制作电路 绝缘衬底的硅薄膜SOI(Silicon on Insulator), SOS 兰宝石衬底外延硅结构(SOS-Silicon on Sapphire结构) 采用保护环(图3.19) 采用外延及阱埋层的方法(图3.20) 改进版图设计：多打孔 注意使用方法：带电操作，加电次序 专用集成电路设计 ASIC DESIGN 西安电子科技大学 XIDIDIAN UNIVERSITY V1.0 ? 2006 韩孝勇 Han XiaoYong xyhan5151@ 第五次课 集成电路工艺流程 集成电路是如何做出来的? 加讲集成电路