第三讲 门级与结构建模c.pptVIP

第 三讲 门级与结构建模 内容： 结构建模分类 Verilog内建基本门 门级结构建模 门延迟 用户模块结构建模 模块仿真入门 结构建模分类 结构建模分类 结构建模侧重反映模块内部的结构组成。 门级建模 由基本逻辑门级元件互连而成的具有一定功能的电路模块。 开关级建模（不讲） 是构成VerilogHDL对硬件设计最低层次的描述。通常的综合工具不支持开关级描述。 用户定义原语建模（不讲） 由用户定义基础元件互连而成的具有一定功能的电路模块。 用户定义模块建模 由用户定义模块互连而成的具有一定功能的电路模块。 Verilog内建基本门 多输入门：and, nand, or, nor, xor, xnor 多输出门：buf, not 三态门：bufif0, bufif1, notif0,notif1 上拉、下拉电阻：pullup, pulldown MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1 多输入门 多输入门具有单个输出，2个或多个输入，如图： 内建多输入门 与门(and) 与门真值表： 与非门(nand) 与非门真值表： 或门(or) 或门真值表： 或非门(nor) 或非门真值表： 异或门(xor)