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第2章 内部资源介绍 2.1 基本结构 1、引脚 2.1 基本结构 1、引脚 2.1 基本结构 1、引脚 2.2 总线结构 总线结构是各种微处理器芯片的总干道，它的性能(响应速度、位宽、负载能力等)在很大程度上决定了微处理器芯片的性能。 其中内部地址总线分为了三条总线： ●程序读地址总线(PAB)，提供访问程序存储器的地址； ●数据读地址总线(DRAB)，提供从数据存储器读取读取数据的地址； ●数据写地址总线〔DWAB)，提供写数据存储器的地址。 内部数据总线也对应分为三条总线： ●程序读数据总线(PRDB)，载有从程序存储器读取的指令代码、立即数以及表格信息等，并传送到CPU； ●数据读数据总线(DRDB) 将数据存储器的数据传送到CPU； ●数据写数据总线(DWDB)，将处理后的数据传送到数据存储器和程序存储器。 总线结构有以下特点： 具有分离的程序总线和数据总线，允许CPU同时访问程序指令和数据存储器； 具有独立的数据读／写地址总线（DBAB/DWAB）和数据读／写总线(DRDB/DWDB)，使得对数据存储器的读、写访问可在同一机器周期内完成； 分离的程序和数据空间及独立的总线结构，这种并行机制可以支持CPU在单机器时钟内并行执行算术、逻辑和位处理操作等。例如，数据在作乘法时，前面的乘积可以加给ACC，与此同时，产生—个新的地址。 2.3 中央处理单元（CPU） 所有LF240x系列芯片的CPU结构完全相同。CPU主要包括下列一些部件； 一个32位的中央算术逻辑单元(CALU)； 一个32位的累加器(ACC)； CALU的输人数据定标移位器(输人移位器)及输出数据定你移位器(输出移位器)； 一个16位×16位的乘法器； 一个乘积定标移位器； 数据地址发生逻辑，其中包括8个辅助寄存器和一个辅助寄存器算术单元(ARAＵ)； 程序地址发生逻辑； 两个16位的状态寄存器ST0、ST1。 下面分别讨论CPU的其基本组成部分。LF240x的CPU结构框图如图2.5所示。 2.3.1 CPU状态寄存器 TMS320LF240x系列DSP有两个状态寄存器ST0和ST1，含有各种状态和控制位，是应用中特别重要的两个16位的寄存器，其内容可以被保存到数据存储器或从数据存储器读出加载到ST0和ST1（可通过具体指令实现），从而在子程序调用或进入中断时，实现CPU各种状态的保存。 采用SETC指令和CLRC指令，可将ST0和ST1寄存器中的每一位置1或清0 2.3.1 CPU状态寄存器 ST0 D15~ D13 D12 D11 D10 D9 D8~ D0 ARP OV OVM 1 INTM DP ST1 D15~ D13 D12 D11 D10 D9 D4 D1~D0 ARB CNF TC SXM C 1111 XF 1 1 PM 图2.6 状态寄存器ST0和ST1 2.4 系统配置寄存器 系统配置寄存器有两个： 系统控制和状态寄存器 （1）系统控制和状态寄存器－SCSR1,映射到数据存储器空间7018h。 位15： 保留 位14： CLKSRC，CLKOUT引脚输出源选择 0－CLKOUT引脚输出CPU时钟； 1－CLKOUT引脚输出WDCLK时钟 位13-12：LPM低功耗模式选择，指明在执行IDLE 指令后进入哪一种低功耗模式。 00－进入IDLE1（LPM0）模式； 01－进入IDLE2（LPM1）模式； 1x－进入HALT （LPM2）模式。 位11-9：PLL时钟预定标选择，对输入时钟选择倍频 系数。 000－4；001－2；010－1.33；011－1； 100－0.8；101－0.66；110－0.57；111－0.5 位8：保留 位7：ADC CLKEN,ADC模块时钟使能控制位 位6：SCICLKEN, SCI模块时钟使能控制位 位5：SPICLKEN, SPI模块时钟使能控制位 位4：CANCLKEN, CAN模块时钟使能控制位 位3：EVBCLKEN, EVB模块时钟使能控制位 位2：EVACLKEN, EVA模块时钟使能控制位 0：禁止模块时钟（节能）；1：使能模块时钟，且运行 位1：保留 位0：ILLADR, 无效地址检测位 当检测到一个无效地址时，该位被置1，该位需 软件清除，写0即可。初始化时该位写0。 注意:任何无效的地址会导致NMI事件发生。 （2）系统控制和状态寄存器2－SCSR2 　　映射到数据存储器空间7019h 。 位15-7：保留位 位6