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* V 1.0 PLL与系统时钟 本章内容 1、时钟域（Clock Domains） 2、S5PV210时钟模块结构框图 3、MUX 4、时钟源 5、分频器 6、模块时钟门控 * 时钟域1 S5PV210内部包含三个时钟域： MSYS(main system)：主时钟域 DSYS(display system)：显示时钟域 PSYS(peripheral system)：外设时钟域 MSYS包含：Cortex-A8 处理器、DRAM控制器（DMC0 DMC1）、3D、IROM IRAM、INTC、SEPRI等。最高工作频率200MHz DSYS包含显示相关的模块，如FIMC、FIMD、JPEG、多媒体Ips。最高工作频率166MHz * 时钟域2 PSYS域包含安全模块、IO外设和低功耗音频播放模块等。最高工作频率133MHz。 * 时钟域与PLL S5PV210内部包含4个PLL。 Cortex-A8内核（ARMCLK）和MSYS时钟域（HCLK_MSYS、PCLK_MSYS）使用APLL DSYS和PSYS时钟域（HCLK_DSYS、HCLK_PSYS、PCLK_DSYS、PCLK_PSYS）、外设时钟（SPI、UART、Timer等）使用MPLL和EPLL Video Clock使用VPLL * 时钟模块结构分析1 目标时钟的值取决于三个因素：MUX、时钟源频率、Divider(分频器) MUX为多路时钟分选器，使用MUX可以为一个时钟选择不同的时钟源 时钟源一般来自于上级时钟系统或PLL输出或直接来自于外部晶振时钟 源时钟可以经过MUX直接连接到目标时钟系统，也可以途经Divider分做分频后再输出到下一级时钟系统 * 时钟模块结构分析2 一般在bootloader的前部会有时钟初始化代码，该阶段会对系统主要时钟进行设置，包括ARMCLK、HCLK_PSYS、PCLK_PSYS等。 外设时钟配置的常规思路： 1、分析目标外设模块要使用的时钟 2、分析该时钟如何由源时钟经MUX、Divider而得到。 3、根据需要设置寄存器位完成时钟配置。 * 推荐的时钟配置值 * MUX * MUX为二选一或多选一开关，类似于电路中的单刀双掷开关。 编程上，MUX反映为寄存器中的比特位。譬如上图中在MUXAPLL位设置为0可选通SCLKAPLL = FINAPLL而设置MUXAPLL为1则设置SCLKAPLL = FOUTAPLL 主要的MUX * 时钟源 最终的时钟源一般均来自于外部晶振直接输出（低频、低功耗），或PLL输出（高频、高性能）由相应的MUX开关来决定使用哪个。 PLL输出频率的计算公式如下： 对于APLL： FOUT = MDIV X FIN / (PDIV × 2exp(SDIV-1)) 对于MPLL、EPLL、VPLL： FOUT = MDIV X FIN / (PDIV X 2exp(SDIV)) * APLL配置 * 1 1