第5章时序逻辑电路习题.ppt

第六章 时序逻辑电路 5.26 试用DFF设计一个序列信号发生器。使该电路产生序列信号 1110100…。 解：方法2——计数型序列信号发生器，状态转移表 解：方法2——计数型序列信号发生器，状态转移表 然后, 令 Q3=A2, Q2=A1, Q1=A0； 与8选1-MUX的K图比较, 得：D0=D1=D2=D3=1； D5=1; D4=D6=Q0; D7=0 Z Q0 Q1 Q2 Q3 DSR Q0 Q1 Q2 Q3 5.28 分析图电路，试写出其编码表及模长。 M=10 0 0 0 0 0 1 1 1 1 1 00000 10000 11000 11100 11110 11111 01111 00111 00011 00001 启动 1 2 3 4 5 6 7 8 9 Z Q0 Q1 Q2 Q3 Q0 序号 , 74194 74194 解：两个74194级联成8位右移寄存器。第二个74194的?Q0反馈给第一片74194的DSR。 M0M1=10，所以始终处于右移工作状态： 其状态编码表为：(其中Q0?为第二个74194的Q0) DSR→Q0→Q1→Q2→Q3 时序逻辑电路习题 一、时序逻辑电路的基本概念 二、一般时序逻辑电路的分析和设计 三、寄存器和移存器 四、计数器 五、序列码发生器和顺序脉冲发生器 5.7 5.37 例1 5.12 (1) 例2 5.38 5.15 5.18 5.30 5.25 六、习题讲解 5.3 5.5 5.9 5.14 5.16 5.17 5.26 5.28 5.31 5.32 5.35 5.2 试画出用MSI移存器74194构成8位串行—并行码的转换电路。 74194: M0M1=10 输出右移 用两片74194和一个D触发器构成。 用两片74194和一个D触发器构成。 5.3 5.3 试分析题图电路，画出状态转移图并说明有无自 启动性。 状态转移表 à 1 1 1 à 0 0 0 该电路具有自启动性。 状态转移图 000 001 010 101 100 011 111 110 有效循环 Q 3 Q 2 Q 1 验证自启动性 5.5 试用DFF设计一个如图示状态图的同步计数器。 能自启 代入 验证自启动性 注意：此题未考虑输出信号的设计！如何设计？ 5.7 分析图电路，画出其全状态转移图, 并说明能否自启动。 解:（1）结构分析 ①时钟方程 ②各触发器的激励方程 ③各触发器的次态方程 CP1 = CP2 = CP； CP3 = Q1 Q 2 K3 = n J3 = 1 K1 = J1 = 1 Q 2 n K2 = 1 Q 3 n J2 = ④电路的输出方程 无 Qn Qn+1=[ Qn + ]· Q1 3 3 2 Qn+1=[ Qn ]· CP Qn 2 3 2 Qn+1=[ Qn + ]· CP Qn 1 1 2 n 异步时序电路， 无输入控制信号， 属于Moore型 (3)作状态转移表、状态转移图 (4)电路的逻辑功能描述 模M=5的加法计数器，具备自启动。 5.9 用JKFF设计符合下列条件的同步计数器电路。 (1)当X=0时为M=5的加法计数器，其状态为0,1,2,3,4。 (2)当X=1时为M=5的减法计数器，其状态为7,6,5,4,3。 注意：本题中，K图化简的方法很多，不同的化简方法所得到的激励也不同，由此导致系统的自启动性也可能不同。 方法1：先通过K图求得次态，然后与相关触发器的次态方程进行比对，求得相应的激励。 若不考虑系统 的自启动性, 则可直接画出 J3K3, J2K2,J1K1 的共6个K图, 并进行化简, 可得: 方法2： 直接求激励 Q n+1 = Q n 5.12 用四个D触发器设计以下电路： （1）异步二进制加法计数器； 加法计数器 减法计数器 加法计数器 减法计数器 同步计数器 TFF 异步计数器 T FF ￠ 1 1 T = 1 CP CP = 同步二进制加法器 同步二进制减法器 异步二进制加法计数器 异步二进制减法计数器 异步二进制加法器 异步二进制减法器 5.14 试写出图中各电路的状态转移表。 解： CR:异步清零 M=10 LD:同步置数 M=8 由状态转移表知，7CP?时状态为1111，8CP?同步置数，即模长M=8. 5.15 写出图电路的状态转移表及模长M=? 5.16 试分析图计数器分频比为多少？ 或 M = 16×4 +12= 76 即分频比 fCP : f