基于verilogHDL的数字时钟.docVIP

/************************************************************** 顶层模块信号定义： clk : 基准时钟信号输入; keysel : 校时状态/正常计时状态选择键输入； key_s : 校秒信号选择键输入； key_m : 校分信号选择键输入； key_h : 校时信号选择键输入； keyclr : 计时清零键； keyen : 计时开始键； buzzout : 声响输出； sled : 4位数码管段码输出； sl : 4位数码管位码输出； seg : 单个数码管输出； ***************************************************************/ module clock(clk,keysel,key_s,key_m,key_h,keyen,keyclr,sled,sl,seg,buzzout); output[7:0] sled; output[3:0] sl; output[7:0] seg; output buzzout; input clk; input keysel,key_s,key_m,key_h,keyen,keyclr;