基于verilog的数字频率计代码仿真和报告.docVIP

基于FPGA的数字系统设计 数字频率计 设计报告 学 号： 2905202002 姓 名： 蔡 涛 专 业： 电子科学与技术（物理电子） 指导老师 李希老师 实验室： 211楼303 设计时间： 2012. 2.21 ——2012. 3. 19 关键字： 频率计，计数器，分频器，译码显示，时基信号，阀门，门控电路，锁存器，扫描显示,verilog HDL . Frequency counter， Counter，Divider，Decoder display， Time base signal，The valve，Gating circuit，Latch，Scan shows, verilog HDL . 摘要： 频率测量范围为10Hz～10MHz，用6只数码管以kHz为单位显示测量结果；有三个带锁按键开关(任何时候都只会有一个被按下)用来选择1S、0.1S和0.01S三个闸门时间中的一个；有一个按钮开关用来使频率计复位；有两只LED，一只用来显示闸门的开与闭，另一只当计数器溢出时做溢出指示。 目 录 一．实验名称，地点，仪器及任务要求.............