基于VHDL的简易数字秒表的设计.docVIP

简易数字秒表的设计 一、实验目的 1、设计一个显示范围为24小时60分钟60秒的简易数字秒表。 2、掌握动态扫描电路的设计方法。 二、实验原理 1、能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟、60秒钟的计数器显示。 2、能利用实验系统上的按键实现“校时”“校分”功能： ⑴按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后回“00”； ⑵按下“SB”键时，计分器迅速递增，并按59分钟循环，计满59分钟后回“00”，但不向“时”进位； ⑶按下“SC”键时，秒清零； ⑷要求按下“SA”、“SB”或“SC”时均不产生数字跳变（SA”、“SB”、“SC”按键是有抖动的，必须对其消除抖动处理）。 3、能利用扬声器做整点报时： ⑴当计时到达59分50秒时开始报时，在59分50秒、52秒、54秒、56秒、58秒鸣叫，鸣叫声频率可定为500Hz； ⑵到达59分60秒时为最后一声整点报时，整点报时频率可定为1KHz。 三、实验内容 1、用VHDL语言编程设计简易数字秒表（VHDL程序代码可附在实验报告后面）。 2、锁定引脚并下载验证结果。 四、实验结果 1、画出仿真波形图。 （1）顶层电路波形图 （2）时钟计时波形图 （3）整点报时波形图 （4）分频器波形图 （5）译码显示波形图 2、简单描述你设计的电路下载到试验箱上的结果。（手写） 五、实验小结（手写）