课程设计 用verilog实现简易数字钟.docx

合肥工业大学电子科学与技术专业集成电路前端课程设计报告 设计题目：简易数字钟设计 姓名 学号 班级 电子科学与技术1班 日期 2010年12月6日模式：7按键7 PIO6引脚7 change 4 3 4 t_hou 1 0 1 t_min时钟显示 hou2 PIO 39-36 84 83 78 77 hou1 35-32 76 75 74 73 min2 31-28 72 71 70 69 min1 27-24 68 67 52 51 sec2 23-20 50 49 48 47 sec1 19-16 42 41 40 39灯 at 47 106clock clock0 123(选择1Hz的信号)模式1正常计时模式 at=0灯灭模式2手动较时模式 at=1灯亮按建功能：change控制数字钟在计时和手动调整两个状态之间转换 t_min分钟手动调整按键 t_hou小时手动调整按键 clock标准1HZ时钟信号 中间变量 tun秒到分的进位信号 mod 分到时的进位信号 mt分钟的控制信号 上升沿触发 nt时钟的控制信号 上升沿触发 输出 sec1秒个位 sec2秒十位 min1 分个位 min2 分十位 hou1 时个位 hou2 时十位 at 表示模式的变量 0为正常计时模式，1表示手动调整模式概述：要求：1设计一个能显示时、分、秒的简易数字钟。具有时间调整功能。2利用GW48－PK2系统上的数码管显示时间。3 调整时间用的按键也使用GW48－PK2系统上的按键。 目的：本次课程设计的目的是为了掌握FPGA技术的层次化设计方法，掌握ModelSim和QuartusⅡ的使用方法。步骤：用verilog语言在记事本编写程序，然后在ModelSim中仿真，查看波形，再用QuartusⅡ仿真，定义针脚，在面板上模拟。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的寿命，因此得到广泛的应用。设计原理及框图数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路，具有时、分、秒计数显示功能，以24小时为计数循环，由于计数的起始时间不可能与标准时间(如北京时间)一致,故需要加上校时功能。这次实验主要是要实现时钟的两种基本功能：计时和较准，时间计数由秒个位和秒十位计数器,分个位和分十位计数器及时个位和时十位计数器，和控制按键构成,其中秒个位和秒十位计数器,分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器.，然后需要把8位二进制数转变为译码管需要的8421码。 设计方案：这个实验总体分：秒、分、时三个模块，计时和较准两个模式标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲之一。“分计数器”也采用60进制计数器，每累计60分钟，发出一个时脉冲信号，该信号作为时计数器的时钟脉冲之一，时计数器采用24进制计时器，可实现对一天24小时的计时。译码显示电路将“时”、“分”、“秒”计数器的输出状态通过译码管显示。这们时钟的计时功能就实现了，秒模块是一个以1HZ的clock信号控制的60进制计数器，并同时产生分进位信号tun。always @(posedge clock)begin if(sec==59) \\当秒等于59时，如果处于计时模式时产生 begin \\一个进位脉冲tun, 否则tun信号暂停 sec=0; if(at==0) tun=1; else tun=tun; end else \\若秒不等于59，同样如果处于计时模式 begin \\就使tun信号清0，否则tun信号暂停 sec=sec+1; if(at==0) tun=0; else tun=tun; endend分模块也是一个60进制计数器，并产生小时的进位信号mod,但要受到两个控制信号的控制一个是进位信号tun，另一个是t_min的按建信号。当at=0时，赋值 mt=tun当at=1时，赋值 mt=(!tunt_min)|(tun!t_min)always@(posedge mt) begin if(min==59) \\当min=59时， 如果处于计时模式，begin \\则产生一进位信号mod,否则mod暂停 min=0; if(at==0) mod=1; else mod=mod; end else \\当分不等于59，同样，begin \\如果处于计时模式，则mod清0，