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FPGA 流水灯实验 花了几天通过流水灯实验把学习的verilogHDL 的建模技巧总结 了一下。写一份总结，给自己制定一套规范，方便以后查看和解决问 题。 实现目标： 通过流水灯的实验实现了串行工作，流水线工作 （时间并行），并 行流水线工作 （空间并行）。串行工作是CPU 的工作方式，也就是一 个时间只能做一件事。通过verilogHDL 完全可以模仿这种工作方式， 也就是说通过 CPU 实现的算法和驱动程序完全可以转换成对应的 verilogHDL。并且结构化程序设计的思想（顺序，选择，循环）也可 以通过verilogHDL 实现。除了串行工作外，verilogHDL 还有CPU 很 难实现的流水线（时间并行）和并行处理（空间并行）的优势。当然 现在的多核CPU 通过多线程编程也可以实现并行处理，但实现相对比 较复杂。FPGA 只要逻辑资源足够多，理论上可以实现无限并行处理。 这也就是我最喜欢FPGA 的原因。只需要学习一种硬件描述语言， 编写的可综合模块可以在不同厂家的FPAG，ASIC 或CPLD 上实现。可 移植性强。可以不需要学习各种不同的单片机。和顺序处理最大的问 题，驱动不同模块一次只能处理一个模块，停下另外模块，导致实时 性不好。 流水灯实验通过以流水灯为原型简单的实现了串行和并行工作 方式。通过4 个LED 灯表示完成一件事情的4 个不同的步骤，LED 闪 烁一次表示完成一个步骤。 1 顺序工作： D C B A D C B A D C B A D C B A D C B A … … D C B A 说明：顺序工作在T0 时刻准备数据，在T1 到T4 时刻处理A 数据， 直到A 处理完后才能开始处理B 数据，一直到T16 时刻处理完成4 个数据，处理数据共用16 个时刻(步骤数m*数据数n)，时间复杂度 为O(m*n)。 顺序时序图如下： 2 流水线工作： D C B A D C B A D C B A D C B A D C B A D C B A … … D C B A 说明：流水线工作在T0 时刻准备数据，在T1 到T4 时刻为首次执行 时间，接下来每个时钟完成一个数据。处理数据共用7 个时刻。(步 3 骤数m+ (数据数n-1))，时间复杂度为O(n)。 并行流水线工作：