锁相式数字频率合成器实验报告.docVIP

******************* 实践教学 ******************* 兰州理工大学 计算机与通信学院 2012年春季学期 《通信系统基础实验》设计项目 实 验 报 告 设计题目：锁相式数字频率合成器实验报告 专业班级： 设计小组名单： 指导教师：陈昊 目录 一、设计实验目的 3 二、频率合成基本原理 4 2.1频率合成的概念 4 2.2频率合成器的主要技术指标 4 2.3锁相频率合成器 5 三、锁相环技术 6 3.1 锁相环工作原理 6 3.2 锁相环CD4046芯片介绍 6 四、 基于锁相环技术的倍频器 11 4.1 HS191芯片介绍 11 4.2 基于锁相环技术的倍频器的设计 12 4.2.1 工作原理 13 3.2.2 Proteus软件仿真 13 4.2.3 硬件实现 14 4.2.4 锁相环参数设计 15 五、总结与心得 17 六、参考文献 18 七、元器件清单 19 一、设计实验目的 1. 掌握VCO压控振荡器的基本工作原理2. 加深对基本锁相环工作原理的理解 3. 熟悉锁相式数字频率合成器的电路组成与工作原理.PLL。它广泛应用于广播通信、频率合成、自动控 图3.1 锁相环的组成框图 制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。低通滤波器三部分组成，锁相环的组成框图如图2.1所示。 压控振荡器的输出Uo 接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud 大小决定。施加于相位比较器另一个输入端的外部输入信号Ui 与来自压控振荡器的输出信号Uo 相比较，比较结果产生的误差输出电压UΨ 正比于Ui 和Uo 两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud 朝着减小VCO 输出频率和输入频率之差的方向变化，直至VCO 输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO 可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO 锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1 不等于VCO 输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。 3.2 锁相环CD4046芯片介绍 过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046 是通用的CMOS 锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0 为10kHz下功耗仅为600μW，属微功耗器件。图2.2 是CD4046 的引脚排列，采用 16 脚双列直插式，各引脚功能为：1 脚相位输出端，环路人锁时为高电平，环路失锁时为低电平；2 脚相位比较器Ⅰ的输出端；3 脚比较信号输入端；4 脚压控振荡器输出端；5 脚禁止端，高电平时禁止，低电平时允许压控振荡器工作；6、7 脚外接振荡电容；8、16 脚电源的负端和正端；9 脚压控振荡器的控制端；10 脚解调输出端，用于FM 解调；11、12 脚外接振荡电阻；13 脚相位比较器Ⅱ的输出端；14 脚信号输入端；15 脚内部独立的齐纳稳压管负极。 图3.2 CD4046引脚排列图 图2.3 是CD4046 内部电路原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo 的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ 为高电平；反之，Ui、Uo 电平状态相同时（即两个均为高，或均为低电平），UΨ 输出为低电平。当Ui、Uo 的相位差Δφ 在0°-180°范围内变化时，UΨ 的脉冲宽度m 亦随之改变，即占空比亦在改变。从比较器Ⅰ的输入和输出信号的波形（如图2.4 所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。 图3.3 CD4046 内部电路原理框图 从图中还可知，fout 不一定是对称波形。对相位比较器Ⅰ，它要求Ui、Uo 的占空比均为50％，这样才能使锁定范围为最大。 图2.3 CD4046 内部电路原理框图相位比较器Ⅱ是一个由信号的上升沿控制的