EDA 数字钟实验报告.doc

南 京 理 工 大 学 EDA实验报告 作 者: 李隽 学 号： 0810210206 学院(系): 电子工程与光电技术学院 专 业: 电子信息工程 指导教师： 蒋立平、花汉兵 2011 年 05 月 02日 摘要 利用QuartusII 7.0软件采用模块化设计方法设计一个数字钟。采用原理图和VHDL语言相结合的设计。软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试，实现并充分领略硬件设计软件化的精髓。 关键词：QuartusII; 数字钟; 模块化; 原理图; VHDL; 可编程; 硬件 Abstract Using the QuartusII software design a digital bell with the blocking method. The design takes schematic and VHDL language. After simulating and debugging successfully, translate and edit the code. Then, download the result to the programmable SmartSOPC system and test it in hardware. And Realize the soul of designing hardware by software. Keywords: QuartusII; digital bell; blocking method; schematic; VHDL; programmable; hardware 目 录 摘要 …………………………………………………………………… 2 1．设计要求 ……………………………………………………………4 2．工作原理 ……………………………………………………………4 3．子模块部分 …………………………………………………………5 3.1 脉冲发生电路 ………………………………………………… 5 3.1.1 2分频模块 …………………………………………………6 3.1.2 24分频模块 ……………………………………………7 3.1.3 1000分频模块 ………………………………………………7 3.2 计时模块 …………………………………………………………8 3.2.1 秒计时………………………………………………………9 3.2.2分计时………………………………………………………9 3.2.3 时计时………………………………………………………9 3.3 控制电路………………………………………………………10 3.4 动态显示模块 ……………………………………………………11 3.5 报时电路 ………………………………………………………… 12 3.6 音乐模块…………………………………………………………14 4. 扩展模块………………………………………………………………… 22 5. 引脚封装………………………………………………………………… 26 6．实验中出现的问题及相应调试 ……………………………………… 27 7．实验总结 ……………………………………………………………… 27 8. 实验心得………………………………………………………………… 28 9. 参考文献 …………………………………………………………………28 1 设计要求 设计一个具有校时，校分，清零，保持和整点报时功能的数字钟； 数字钟的具体设计要求具有如下功能： 数字钟最大计时显示23小时59分59秒； 保持功能是要求在数字钟正常工作情况下，拨动开关K1为0可以使得数字钟保持原有显示，停止计时； 在数字钟正常工作情况下，可以对其进行不断电复位，即拨动开关K2为0可以使得时、分、秒显示回零； 在数字钟正常工作时可以对数字钟进行快速校时和校分。即拨动开关K3可以对分钟进行校正，拨动开关K4对小时进行校正； 整点报时是要求数字钟在每小时整点到来进行鸣叫，鸣叫频率是在59分51秒、53秒、55秒、57秒时为500Hz，59分59秒时为1kHz； 3. 在以上所述的基本功能的基础上，设计闹钟功能： 闹钟功能是通过开关切换显示至闹钟界面，利用闹钟校时和校分，对闹钟时间设定，并且不影响数字钟计时，当计时到闹钟设定时间蜂鸣器播放乐乐曲； 4. 对设计电路进行功能仿真，对其进行验证； 2 工作原理 总体来说，数字计时器可以由脉冲发生电路（即分频电路），计时电路，译码显示电路和控制电路等几部分构成，其中控制电