状态机及其VHDL设计.doc

第7章　状态机及其VHDL设计 内容提要：有限状态机（Finite State Machine，简称FSM）是一类很重要的时序电路，是许多数字系统的核心部件，也是实时系统设计中的一种数学模型，是一种重要的、易于建立的、应用比较广泛的、以描述控制特性为主的建模方法，它可以应用于从系统分析到设计的所有阶段。有限状态机的优点在于简单易用，状态间的关系清晰直观。建立有限状态机主要有两种方法：“状态转移图”和“状态转移表”。标准状态机通常可分为Moore和Mealy两种类型。本章主要介绍了基于VHDL的常见有限状态机的类型、结构、功能及表达方法，重点是如何有效地设计与实现。 学习要求：了解状态机的基本结构、功能和分类，掌握有限状态机的一般设计思路与方法、状态机编码方案的恰当选取、Moore和Mealy状态机的本质区别及设计实现。 关 键 词：状态机(State Machine)，Moore，Mealy，VHDL设计(VHDL Design) HYPERLINK 00:8080/ec/C20/Course/Content/N15/200603102303.htm \l _Toc129795065#_Toc129795065 7.1 状态机的基本结构和功能 HYPERLINK 00:8080/ec/C20/Course/Content/N15/200603102303.htm \l _Toc129795066#_Toc129795066 7.2　一般状态机的VHDL设计 HYPERLINK 00:8080/ec/C20/Course/Content/N15/200603102303.htm \l _Toc129795067#_Toc129795067 7.2.1 状态机的一般组成 HYPERLINK 00:8080/ec/C20/Course/Content/N15/200603102303.htm \l _Toc129795068#_Toc129795068 7.2.2 状态机的编码方案 HYPERLINK 00:8080/ec/C20/Course/Content/N15/200603102303.htm \l _Toc129795069#_Toc129795069 7.3　摩尔状态机的VHDL设计 HYPERLINK 00:8080/ec/C20/Course/Content/N15/200603102303.htm \l _Toc129795070#_Toc129795070 7.4　米立状态机的VHDL设计 7.1 状态机的基本结构和功能 状态机的基本结构如图7.1所示。除了输人信号、输出信号外，状态机还包含一组寄存器记忆状态机的内部状态。状态机寄存器的下一个状态及输出，不仅同输入信号有关，而且还与寄存器的当前状态有关，状态机可以认为是组合逻辑和寄存器逻辑的特殊组合。它包括两个主要部分：即组合逻辑部分和寄存器。组合逻辑部分又可分为状态译码器和输出译码器，状态译码器确定状态机的下一个状态，即确定状态机的激励方程，输出译码器确定状态机的输出，即确定状态机的输出方程。寄存器用于存储状态机的内部状态。 输出 输出 输入 状态 译码器 状态 寄存器 状态 状态 图7.1　状态机的基本结构 图7.1　状态机的基本结构 状态机的基本操作有两种： 1．状态机的内部状态转换。 状态机经历一系列状态，下一状态由状态译码器根据当前状态和输入条件决定。 2．产生输出信号序列。 输出信号由输出译码器根据当前状态和输入条件确定。 用输入信号决定下一状态也称为“转移”。除了转移之外，复杂的状态机还具有重复和历程功能。从一个状态转移到另一状态称为控制定序，而决定下一状态所需的逻辑称为转移函数。 在产生输出的过程中，根据是否使用输入信号可以确定状态机的类型。两种典型的状态机是米立（Mealy）状态机和摩尔（Moore）状态机。摩尔状态机的输出只是当前状态的函数，而米立状态机的输出一般是当前状态和输入信号的函数。对于这两类状态机，控制定序都取决于当前状态和输入信号。大多数实用的状态机都是同步的时序电路，由时钟信号触发进行状态的转换。时钟信号同所有的边沿触发的状态寄存器和输出寄存器相连，使状态的改变发生在时钟的上升或下降沿。 在数字系统中．那些输出取决于过去的输入和当前的输入的部分都可以作为有限状态机。有限状态机的全部“历史”都反映在当前状态上。当给FSM一个新的输入时，它就会产生一个输出。输出由当前状态和输入共同决定，同时FSM也会转移到下一个新状态，也是随着FSM的当前状态和输入而定。FSM中，其内部状态存放在寄存器中，下一状态的值由状态译码器中的一个组合逻辑——转移函数产生，状态机的输出由另一个组合逻辑——输出函数产生。 建立有限状态