第四章 IP核的设计、选择与验证.ppt

SoC技术原理与应用 第四章 IP核的设计、选择与验证 引言 IP核验证环境 谢 谢！ 设计所带来的验证上极大的挑战所特别设计的和专为简化验证流程用IP。这种IP 不能实际运用于芯片生产上，但可以大幅简化SoC验证的困难度，并且可以提升系统之可靠性。以下我们将分别对这两类的IP 所包含的组件及特色分别加以介绍： （1）Implement IP Synopsys公司提供的Implement IP 可分为三种类型STAR IP、Macro Cells 以及Foundation IP。STAR（Synopsys Technical Action Request） IP 基本上包含市面上可获得的非Synopsys 公司设计的高复杂性IP，是功能更加完整、接近应用的IP核，包含Microprocessor Core （Infineon C166S 、MIPS32? 4KE? processor core family 以及NEC Nx85E-STAR ）以及Application specific core （Standard Microsystems Corporations GT3100 USB 2.0 PHY）。同时，Synopsys公司提供了STAR IP的Simulation model 以及Timing model 方便设计验证IP 是 否符合设计需求。如果设计者认为此IP 可以满足系统需求，可以向各STAR IP 提供商单独付费购买取得完整的Implementation view，甚至包含可综合的RTL code。 Macro cells 包含数个复杂度不如STAR IP 高，但自行设计也十分费事的组件，包含微控制器、外设、总线组件以及内存控制器。Synopsys EDA工具的合法用户少数Macro cells可以向Synopsys公司免费索取，如8051-compatiable MCU；多数Macro cells需要向Synopsys公司单独付费购买，如AMBA总线。可进一步将Macro cells分为两大类：Macro cells 和AMBA Related IP，详细的组件及其简要特性描述见表4-2。 Fundamental IP 包含众多综合时可能会用到的小组件，Synopsys公司随EDA工具软件以二进制形式提供了这些基本的IP库（DesignWare Foundation Library），每个IP核不但有源码开放的仿真（Simulation）或验证（Verification）版本（即仿真模型），还提供了可综合（Synthesizable or implementation）的版本（即可综合模型）。种类有data path 上的组件（如加法器、减法器、乘法器等）、编译码单元、FIFO 以及小容量之记忆储存单元与boundary scan cell。由于Fundamental 组件数量很多，其简要介绍见“附录B Synopsys DesignWare Foundamental IPs的组成”。至于详细的IP 功能、可参考的datasheet、版本判别以及下载指示，Synopsys已经将其整合在网页的搜寻功能中， 读者若有需要可至/cgiservlet/aban/solvnet/misc/DW-release.html 网页中自行下载，但前提是你必须先申请solvnet 帐号并登录。 （2）Verification IP 由于SoC的诞生，要在有限的时间里将包含在芯片内的许多功能验证完成，并且必须将bug 的发生率降低到一个极低的程度，这并不是一件容易的事，著名的Intel PENTIUM 浮点运算事件证明了在产品上市后才发现瑕疵将要付出极大的成本。Synopsys公司为了要解决此一验证难度增加的问题，推出了一系列常用的验证模型（Verification Model），即为DesignWare内的 Verification IP。图4-4展示了Verification Model 在SoC验证时的角色。 Verification IP 依种类可分为：总线功能模型（Bus Functional Model）、总线接口模型（Bus Interface Model）和全功能模型（Full Functional Model）。我们可以从Synopsys公司 的网站中找到其所包含的各种Verification IP，详情请见/products/designware/ipdir/。 同样是Verification Model，为什么Synopsys公司会提供两组功能相同却在不同产品中（