多线程微处理器指令双发射结构设计和实现.doc

多线程微处理器指令双发射结构设计和实现 　　摘要：单线程性能是处理器设计中需要考虑的重要因素.基于T2设计并实现了单线程双发射结构，以开发单线程的指令级并行、提高单线程性能；并对此结构搭建了完备的验证平台，通过加速比对改善前后的两种结构进行了性能评估，评估结果表明，本文设计并实现的单线程双发射结构能够有效提高单线程的性能. 关键词：微处理器；单线程性能；指令级并行；双发射；性能评估 中图分类号：TP332 文献标识码：A Design and Implementation of Multi-thread Processor’s Instruction Dual-issue Structure ZHU Cheng-bo， SUN Cai-xia， WANG Yong-wen （College of Computer， National Univ of Defense Technology， Changsha， Hunan 410073， China） Abstract： The performance of the single thread is an important element in the processor design. In this paper， multi-thread dual-issue structure in T2 was modified to support single-thread dual-issue， which would improve the performance of a single thread. The results show that the designed structure achieves the expected functions， and is able to improve the performance of a single thread. Key words： microprocessor chips； performance of a single thread； instruction level parallelism； dual-issue； performance evaluation 目前的主流高性能微处理器大多是在开发指令级并行性的同时开发线程级并行，如IBM 公司的BlueGene PowerPC A2处理器[1]采用4线程双发射体系结构，POWER7处理器[2]采用4线程6发射体系结构，Sun公司的SPARC T4处理器[3]采用8线程双发射体系结构.这样的微体系结构能够提高处理器的实用效率.另外通过实现多发射开发指令级并行，在单线程性能上也有很大的提升. T2微处理器核采用多线程体系结构，硬件支持8个线程[4].其总体结构如图1所示.其中IFU为取指部件；EXU0和EXU1为两个整数运算部件，执行除了整数乘除法外的所有整数运算；FGU为浮点运算部件，执行所有的浮点运算和整数乘除法；LSU为访存部件，执行所有的load和store操作；TLU为中断和异常处理部件；MMU为存储管理部件；Gasket为接口部件；IRF0和IRF1为整数寄存器文件，FRF为浮点寄存器文件. T2中，8个线程分为两组，线程组内使用细粒度多线程，线程组间采用同时多线程，单周期每个线程组挑选一个线程发射一条指令，即单线程单发射执行.虽然T2的整体性能和其他主流处理器相当，但是单线程性能低.图2给出了T2和Xeon微处理器[5]在单线程环境下运行串行程序的响应时间， T2的响应时间是Xeon的几十倍. 为了提高T2的单线程性能，本文对其多线程双发射结构进行了改造，使其支持单线程双发射，以开发指令级并行.在搭建的软件模拟平台上对单线程双发射结构进行了性能评估.结果表明，设计并实现的单线程双发射结构能有效提高单线程的性能. 1 指令双发射的结构设计 图3所示为指令双发射结构图.双发射结构从指令buffer开始到指令执行部件结束，覆盖流水线的P站和D站，其中发射单元覆盖P站，译码单元覆盖D站. 1.1 发射单元的设计 图4所示为发射单元结构图.发射单元覆盖功能流水线的P站，从指令buffer开始到译码单元结束.发射单元的设计包括两线程组TG0和TG1的线程组内调度策略、两线程组间调度策略、译码部件、指令控制部件的设计[6].通过线程组内调度策略在TG0和TG1中各挑选一个线程，然后再通过线程组间调度策略选择TG0或TG1中的一个线程组发射两条指令，或选择TG0和TG1中的一个线程各发射一条指令，最后通过指令控制部件决定指令能否发射. 1.1.1 线程组内调度策略