用PLD实现数字电子钟.doc

用PLD实现数字电子钟 摘要 介绍了一种基于VHDL语言在EDA平台上用PLD设计一个数字电子钟。采用自顶向下的设计方法很方便的实现了数字时钟显示。这种数字电子钟克服了传统的石英钟使用不便，需要经常调校，设计开发周期较长，不易在线检验等缺点，具有较好的发展前景。文中给出了实现原理、设置操作和实际的编程步骤。在QuartusⅡ开发环境中编译和仿真了所设计的程序,并在EDA/SOPC-1实验箱上逐一调试验证程序的运行状况。经过仿真和验证的结果表明,该设计方法切实可行,该数字时钟具有一定的实际应用性，体现了现在EDA的发展方向。 关键字 VHDL EDA PLD 数字电子钟 自顶向下 引言 当今社会是数字化的社会，是数字集成电路广泛应用的社会，数字集成电路本身也在不断地进行更新换代，它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路(VLSIC，几万门以上)以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件(FPLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。 这些早期的PLD器件的一个共同特点是可以实现速度特性较好的逻辑功能，但其过于简单的结构也使它们只能实现规模较小的电路。 为了弥补这一缺陷，20世纪80年代中期，Altera和Xilinx分别推出了类似于PAL结构的扩展型 CPL和与标准门阵列类似的FPGA，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。这两种器件兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。与门阵列等其它ASIC相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。FPGA／CPLD软件易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场。 在科学技术不断发展的今天, 人们对时间计量的精度要求越来越高。高精度的计时工具大多数都使用了石英晶体振荡器, 由于电子钟、石晶表、石英钟都采用了石英技术,它们走时精确度高, 稳定性好。随着EDA技术的发展和应用领域的扩大与深入,EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子钟，它的计时周期为24小时，显示满刻度为23时59分59秒，同时具有清零的功能，且能够对计时系统的小时和分钟进行调整，另外还具有整点报时功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、数据选择器程序模块、译码显示程序模块。在QuartusⅡ开发环境中编译和仿真了所设计的程序,并逐一调试验证程序的运行状况。经过仿真和验证的结果表明,该设计方法切实可行,该数字时钟具有一定的实际应用性。 第一章 方案论证 1.1 设计要求 设计一个计时周期为24小时、显示满刻度为23小时59分59秒的数字电子钟，使它具有清零功能，且能够对计时系统的小时、分钟进行调整，另外还有整点报时功能。 1.2 方案论证 方案一：采用数字电路集成块来完成。 该方案电路由石英晶体振荡器、分频器、计数器、译码器显示器和校时等电路组成。其功能也主要依赖于数字电路的各功能模块的组合来实现。其原理框图如图1-1所示。 图1-1 基于数字逻辑电路的电子钟 方案二：采用单片机为控制核心，以软件编程来完成。 该方案使用12MHZ晶振与单片机AT89C51相连接，通过软件编程的方法实现了以24小时为一个周期同时显示小时，分钟和秒的要求，并在计时过程中具有报时功能，当时间到达整点进行蜂鸣报时。并设有三个按键：s1，s2和s3键，使之具备了校时、定时功能。其原理框图如图1-2所示。 图1-2 基于单片机的数字电子钟 方案三：以FPGA为核心来完成，以软件编程来完成。 该方案利用EDA技术，采用VHDL语言编程实现，通过FPGA芯片控制每一个模块，其原理框图如图1-3所示。 图1-3 基于FPGA的数字电子钟 对于方案一，设计的电路相当复杂，焊接的过程比较复杂，成本也非常高。对于方案二，其本身电路比较简单，其功能的实现主要通过软件编程来完成，