XilinxISE应用I.pptVIP

第四阶段实验ISP器件的设计与应用 四、Xilinx开发板Basys2介绍 可用资源 4个七段数码管（AN3-AN0） （不含8421译码） 8个LED发光管显示（LD7-LD0） 4个按键开关（BTN3-BTN0） ，8个拨码开关（SW7-SW0） 可配置晶振（25，50，100MHz） USB2.0接口 * * 一、实验目的 二、实验内容与要求 三、ISP器件的开发流程 五、设计举例 四、 Xilinx开发板Basys2介绍 ISP器件的设计与应用I 掌握采用可编程逻辑器件实现数字电路与系统的方法程 ； 掌握采用Xilinx_ISE软件开发可编程器件的过程； 掌握Verilog HDL描述数字逻辑电路与系统的方法； 掌握分层次、分模块的电路设计方法，熟悉使用可编程器件实现数字系统的一般步骤。 一、实验目的 Xilinx_ISE软件使用与Digilentt Basys2实验系统介绍 二、实验内容与要求（共4周） 使用verilog语言设计实现---流水灯实验（举例） ISP器件的设计与应用I 使用verilog语言设计实现---模六十计数器 功能要求： 利用实验板实现模六十计数，即0-1-2-3-4-…59-0-1…，并在Basys2实验板的AN0与（LD3~LD0）上显示。 设计步骤与要求： 1) 计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2) 在Xilinx ISE13.1 软件中，编写输入所设计的源程序文件。 3) 对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。 4) 输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit类型文件。 5) 在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。 模六十计数器 三、ISP器件的开发流程 1. 新建工程 五、流水灯设计举例 （1）开启ISE13.1软件: 开始?程序?Xilinx ISE Design Suite 13.1?ISE Design Tools?Project Navigator,会出现ISE13.1 的画面. 1. 新建工程 （2）在 ISE13.1 软件环境下,开启一个新的工程: File ? New Project. 1. 新建工程 （3）单击next,下一个画面就是设定硬件FPGA的参数---请对照实验板芯片系列进行选择 1. 新建工程 （4）点击next. 此时出现此项目所有设定的信息，若需重新设定,则可back. 若无误,则按finish 2.创建新的Verilog源 创建一个新的Verilog源文件 （1）此时出现一个项目的框架,可以允许使用者开始进行项目的设计. （2）创建新的设计文件: Project?New Source;选择Verilog Module,并设定文件名称为led 2.创建新的Verilog源 创建一个新的Verilog源文件 （3）点击next,出现New Source Wizard,设定此设计的输出输入信号. 2.创建新的Verilog源 创建一个新的Verilog源文件 （3）点击next,出现Summary,设点击finish,完成此设计的输出输入信号. 2.创建新的Verilog源 创建一个新的Verilog源文件 （4）按next,再按finish;此时项目加入此模块之后,在Sourcees 的窗口中会出现led.v 的编辑窗口. （5） 在Project Navigator右边的工作区可以看到LED.v的文件内容,此时可以修改或改变设计内容,在修改完成之后,利用File?Save来储存文件. （6）在撰写LED.v 内容之时,可以參考ISE所附的语言模板Language Template. 在本实验中我们需要了解计数器模块，点击软件界面上方的语言模板的快捷键，然后选择“Verilog _ Synthesis Constructs _ Coding Examples _ Counters”，然后选择所需的计数器类型以做参考。 2.创建新的Verilog源 实验代码如下： ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 12:07:24 06/21/2011 // Design Name: // Module Name: led // //////////////////////////////////////////////////////////