深亚微米与3D背景Cache延迟设计和模拟关键技术.docVIP

深亚微米与3D背景Cache延迟设计和模拟关键技术 　　摘要：研究了深亚微米和3D条件下的cache访问延迟的设计和模拟技术.对不同容量、不同关联度、不同技术的cache进行了模拟.实验结果显示，深亚微米条件下，互联网络成为影响cache访问延迟的重要因素，40 nm工艺下它可占cache总访问延迟的61.1%；tag比较器的延迟对cache访问延迟的影响可达9.5%.但后者并未得到已有模型的重视.鉴于此，对已有的cache访问延迟模型进行了改进.基于3D条件下多核处理器最后一级大容量cache（L3C）的容量不断增长的趋势，eDRAM在功耗和面积上的优势使其更具吸引力.模拟结果显示，在容量为1 MB， 4 MB及大于16 MB的L3C设计下，相同容量的eDRAM cache延迟比SRAM cache小，差值为8.1%（1 MB）至53.5%（512 MB）.实验结果显示，未来3D多核处理器设计中eDRAM是设计L3C的更佳选择. 关键词：cache；深亚微米；3D；访问延迟；eDRAM 中图分类号：TP333.1 文献标识码：A Key Techniques of Design and Simulation of Cache Access Time in Deep Sub-micron and 3-Dimension Era FU Xiang， TANG Yu-xing， XU Wei-xia （College of Computer， National Univ of Defense Technology， Changsha， Hunan 410073， China） Abstract： This paper studied the key techniques of designing and simulating cache access time in deep sub-micron and 3-dimension era， and simulated the cache with different capacity， associativity and storage technology. The results show that， in 40nm technology， the interconnect network is a main source of the access time （up to 61.1%）； the tag comparator can affect the cache access time for about 9.5%. This paper improved the existing cache access time model in which tag comparator gets insufficient attention. Based on the growing trend of the large last level cache （L3C） capacity in multi-core processors， the advantages of eDRAM on power and area make it more attractive. The simulation shows that， for L3C with large capacities （1MB， 4MB and larger than 16MB）， the access time of the eDRAM cache is less than the SRAM cache for 8.1% （1MB） to 53.5% （512MB）， supporting that eDRAM is a better choice for LLC in future 3D multi-core processors. Key words： cache； deep-submicron； 3-dimension； access time； eDRAM 自20世纪70年代发明DRAM存储器以来，DRAM存储器的发展一直受价格驱动，而逻辑器件的发展一直受速度驱动，二者之间的速度鸿沟日益变大[1].计算机体系结构工程师通过在处理器核与主存储间增加多级容量较小但速度较快的高速缓冲存储器（cache）来缓解处理器核访存的速度问题. 半导体制造工艺水平不断进步，已进入深亚微米时代，如今22 nm工艺已得到广泛应用，16 nm工艺呼之欲出.在这种条件下，器件尺寸进一步缩小，器件延迟进一步下降，但静态漏流变得更大，片上互连的延迟和功耗对整个cache的影响越来越