清华大学冯博琴微机原理第章存储器系统(final).pptVIP

第一节 概述 内存储器结构与工作过程示意图 地址译码电路 双译码可简化芯片设计 主要采用的译码结构 第二节 读写存储器RAM 第三节 只读存储器ROM 第四节 存储器芯片扩展及其与CPU的连接 位扩充 地址扩充（字扩充） 3、 存储芯片片选端的译码 存储系统常需利用多个存储芯片扩充容量也就是扩充了存储器地址范围 进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址 这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现 这种扩充简称为“地址扩充”或“字扩充” (1) 片选端常有效 (2) 译码和译码器 译码：将某个特定的“编码输入” 翻译为唯一“有效输出的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器：74LS139 常用的3:8译码器：74LS138 常用的4:16译码器：74LS154 门电路译码 译码器74LS138 74LS138连接示例 74LS138功能表 全译码 所有的系统地址线均参与对存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码） 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多 全译码示例 部分译码 只有部分（高位）地址线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重叠），需要选取一个可用地址 可简化译码电路的设计，但系统的部分地址空间将被浪费，且地址空间不连续。 部分译码示例 例：用8片Intel6116(2K×8)组成16K×8位的存储器系统。求每块芯片的地址范围。 (3) 线选译码 只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组），虽构成简单，但地址空间严重浪费 必然会出现地址重叠 一个存储单元会对应多个地址 地址空间不连续 线选译码示例 例：用5片Intel6116(2K×8)组成10K×8位的存储器系统。求每块芯片的地址范围。 线选法　 线选法 　 问题的提出： 1、8086为16位数据线，CPU除可以对字节（8位）寻址外，还应能进行字（16位）寻址。 2、存储器（RAM、ROM）均为8位数据线，故需要2片存储器才能组成16位的存储体。 如何设计存储器电路才能满足上述的要求？ 用A0和BHE选择存储体，选择的逻辑关系为： 当BHE为0时，选择奇地址体当A0为0时选择偶地址体。 如是字访问，则BHE和A0同时为0。 RAM 2KB RAM 2KB RAM 2KB CS CS CS CS CS A11 A12 A13 A14 A15 D0--D7 A0--A10 数据总线 地址总线 （3） （4） （5） RAM 2KB RAM 2KB （1） （2） 存储器1 地址范围 1 1 1 1 0 0 0 F000H 1 1 1 0 1 1 1 EFFFH 1 1 0 1 1 1 1 CFFFH 1 1 1 0 1 0 0 E800H 1 1 0 1 1 0 0 C800H 1 0 1 1 1 0 0 B800H 1 0 1 1 1 1 1 BFFFH A15 A14 A13 A 12 A11 A10--------A0 地 址范围 0 1 1 1 1 0 0 7800H 0 1 1 1 1 1 1 7FFFH 1 1 1 1 0 1 1 F7FFH 存储器2 地址范围 存储器3 地址范围 存储器4 地址范围 存储器5 地址范围 A19 A18 A17 A16 A15 A14 A13 A 12 A11