Verilog HDL 6位数码管扫描驱动.docVIP

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2017-12-13 发布于河南
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Verilog HDL 6位数码管扫描驱动.doc

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Verilog HDL 6位数码管扫描驱动

Verilog HDL 6位数码管扫描驱动生成0-999999的数字用于显示 module DIGIT_CREATE_MODULE(CLK,RST,Number); input CLK,RST; output[19:0] Number; reg[22:0] rCLK_DIV; reg[19:0] rNumber; always @ (posedge CLK or negedge RST) if(!RST) begin rCLK_DIV=22D0; rNumber=20D0; end else if(rCLK_DIV==22D4999999) begin rCLK_DIV=22D0; if(rNumber==20D999999) rNumber=20D0; else rNumber=rNumber+1B1; end else rCLK_DIV=rCLK_DIV+1B1; assign Number=rNumber; endmodule 数码管驱动 module DIGIT_MODULE(CLK,RST,DIG,SEL,BCD0,BCD1,BCD2,BCD3,BCD4,BCD5); input CLK,RST; output[7:0] DIG; output[5:0] SEL; input[3:0] BCD0,BCD1,BCD2,BCD3,BCD4,BCD5; parameter N0 = 8 N1 = 8 N2 = 8 N3 = 8 N4 = 8 N5 = 8 N6 = 8 N7 = 8 N8 = 8 N9 = 8 reg[7:0] rD0,rD1,rD2,rD3,rD4,rD5; always @ (posedge CLK or negedge RST) if(!RST) begin rD0=N0; rD1=N0; rD2=N0; rD3=N0; rD4=N0; rD5=N0; end else begin case(BCD0) 4D0: rD0=N0; 4D1: rD0=N1; 4D2: rD0=N2; 4D3: rD0=N3; 4D4: rD0=N4; 4D5: rD0=N5; 4D6: rD0=N6; 4D7: rD0=N7; 4D8: rD0=N8; 4D9: rD0=N9; default: rD0=N0; endcase; case(BCD1) 4D0: rD1=N0; 4D1: rD1=N1; 4D2: rD1=N2; 4D3: rD1=N3; 4D4: rD1=N4; 4D5: rD1=N5; 4D6: rD1=N6; 4D7: rD1=N7; 4D8: rD1=N8; 4D9: rD1=N9; default: rD1=N0; endcase; case(BCD2) 4D0: rD2=N0; 4D1: rD2=N1; 4D2: rD2=N2; 4D3: rD2=N3; 4D4: rD2=N4; 4D5: rD2=N5; 4D6: rD2=N6; 4D7: rD2=N7; 4D8: rD2=N8; 4D9: rD2=N9; default: rD2=N0; endcase; case(BCD3) 4D0: rD3=N0; 4D1: rD3=N1; 4D2: rD3=N2; 4D3: rD3=N3; 4D4: rD3=N4; 4D5: rD3=N5; 4D6: rD3=N6; 4D7: rD3=N7; 4D8: rD3=N8; 4D9: rD3=N9; default: rD3=N0; endcase; case(BCD4) 4D0: rD4=N0; 4D1: rD4=N1; 4D2: rD4=N2; 4D3: rD4=N3; 4D4: rD4=N4; 4D5: rD4=N5; 4D6: rD4=N6; 4D7: rD4=N7; 4D8: rD4=N8; 4D9: rD4=N9; default: rD4=N0; en