补充基本门电路的VHDL描述.pptVIP

锁存器Latches 触发器flip-flops 触发器flip-flops 触发器flip-flops 触发器flip-flops 触发器flip-flops JK触发器 T触发器 寄存器registers 移位寄存器 shift registers 移位寄存器 shift registers 计数器counters * * SR锁存器 SR锁存器 SR锁存器 D锁存器 上升沿触发 下降沿触发：falling_edge 也可用Clock=‘1’ and Clock’EVENT 或者Clock=‘0’ and Clock’EVENT D 型触发器 具有异步SET和RESET的D 型触发器 包含在sensitivity list 具有同步SET和RESET的D 型触发器 不包含在Sensitivity list 具有同步ce的D 型触发器 D触发器是一位寄存器 SIPO寄存器 通用寄存器 移位寄存器 shift registers 通用寄存器 二进制计数器 Q,Qbar定义为buffer，可以是inout 声明端口为inout或者buffer模式可能使数据流描述的模型难以使用，因为这样的端口只能与内部信号或者相同模式的其它端口相连。 Q,Qbar是output 不希望指定锁存器的结构，因为只对描述模型的行为感兴趣。 行为模型是能够确定其可综合的唯一模型 R和S一般是初始化时候使用，FF工作时不用这2个输入来改变FF状态因为它们是异步输入会引起数序问题 模型必须检查这2个信号，但是在进程的敏感信号列表中，不必包含同步置位与复位，因为进程仅在时钟沿被激活 使用时钟门控电路可以减低功耗，但是会产生时序问题（第一讲），不推荐使用 对比，信号与变量赋值综合的不同 可举具体数值说明 图为4位寄存器 *