Verilog_HDL_七段数码管倒计时效果.doc

实验三 七段数码管倒计时效果 实验目的和要求 了解倒计时控制原理 2、了解模块化设计方法 3、掌握数字系统设计的方法 4、通过仿真器观察输入输出波形，并能在FPGA开发板上实现七段数码管倒计时控制系统 实验仪器 1、计算机 2、FPGA实验开发板 实验内容 （包括必要的步骤、原理，如状态图等） 七段数码管倒计时程序代码： module top(rst,clk,out,sel,); input rst; input clk; output sel，b; output [6:0]out; wire b; wire [3:0] data; divi a1(clk,rst,b); counter a3(b,rst,data); display a2(data,out,sel); endmodule module divi(clk,rst,newclk); input clk; input rst; output newclk; reg newclk; reg [30:0] count; always@(posedge clk) begin if(!rst)begin count=0; newclk=0; //初始化 end else begin count=count+1; if(count= begin newclk=~newclk; count=0; end end end endmodule module counter(clk,rst,out); input rst; input clk; output [3:0]out; reg [3:0] out; always@(posedge clk) begin if(!rst) out=0; else begin out=out+1; if(out==10) out=0; end end endmodule module display(in,out,sel); input [3:0] in; output [6:0] out; output sel; reg [6:0] out; always@(in) begin case(in) 0:out=7b1111_110; 1:out=7b0110_000; 2:out=7b1101_101; 3:out=7b1111_001; 4:out=7b0110_011; 5:out=7b1011_011; 6:out=7b1011_111; 7:out=7b1110_000; 8:out=7b1111_111; 9:out=7b1111_011; default:out=0; endcase end assign sel=0; //控制四个并排的四个七段数码管哪一个亮 endmodule 创建新的项目：[File]-[New Project] 选择器件属性 创建源文件：[Project]-[New Source]-Verilog Module 输入交通灯程序代码 （上图所示） 设计综合：使用ISE自带的综合工具XST 检查程序是否有误 调试仿真 波形仿真 创建测试矢量波形文件：[Project]-[New Source]-Test Bench Waveform 初始化输入波形 启动ModelSim进行行为仿真 设计实现 启动设计实现：[Implement Design] 可以在布局规划器(Floorplanner)中查看设计布局：[Place Route]-[View/Edit Placed Design(Floorplanner)] 下载调试 将Verilog程序完成的电路配置到芯片里，并让芯片运行，观察并调试结果 四：实验结果 （说明实验的结果显示，最好包括波形和文字的） 小结 （对实验的心得，以及在试验中碰到的问题，你是如何解决这个问题的） 娄水锋 08电信本 Display Counter divi