主讲人徐向民单位电子与信息学院.ppt

一般状态机的实现 复习ASM图的硬件实现 复习ASM图的硬件实现 复习ASM图的硬件实现 复习ASM图的硬件实现 复习ASM图的硬件实现 有限状态机的VHDL实现 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 符号化状态机 确定状态编码的状态机 确定状态编码的状态机 确定状态编码的状态机 确定状态编码的状态机 确定状态编码的状态机 符号化状态机 作业二 3、三进程状态机 采样状态机结构框图 Reg是时序进程；com1进程用于产生次态逻辑；com2用于产生AD574控制信号（输出逻辑）；最后，用一个附加进程产生数据锁存器。 3、三进程状态机 状态机的VHDL实现 Library IEEE; Use IEEE.std_logic_1164.all; Entity AD574 is port ( D : in std_logic_vector(11 downto 0); clk , status: in std_logic ; --clk是状态机时钟，status是AD574状态信号 lock :out std_logic ; --内部锁存信号lock0的测试信号 CS, A0, RC, K12/8: out std_logic; Q: std_logic_vector(11 downto 0); --锁存数据输出； End AD574; 3、三进程状态机 Architecture behav of AD574 is type states is (st0, st1, st2, st3, st4); signal current_state, next_state: states :=st0; signal regl: std_logic_vector(11 downto 0); --A/D转换数据锁存器 signal lock0:std_logic ; --转换后数据输出锁存时钟信号 Begin K12/8=‘1’; lock=lock0; reg :process(clk) --产生状态寄存器的进程 begin if (clk’event and clk=‘1’) then current_state=next_state; end if; end process reg; 3、三进程状态机 com1 :process(current_stare, status) --产生次态逻辑的进程 begin case current_state is when st0 = next_state=st1; when st1= next_state=st2; when st2= if (status=‘0’) then next_state=st3; else next_state=st2; end if; when st3= next_state=st4; when st4= next_state=st0; end case; end process com1; 3、三进程状态机 com2 :process(current_stare) --输出AD574控制信号的进程 begin case current_state is --对照AD574逻辑控制真值表 when st0= CS=‘1’; A0=‘1’; RC=‘1’; lock0=‘0’; --初始化