第二章(55-78).docVIP

第二章ispDesignEXPERT8.4操作 第一节 ispDesignEXPERT简介 ispDesignEXPERT是一套完整的EDA软件。设计输入可采用原理图、硬件描述语言、混合输入三种方式。能对所设计的数字电子系统进行功能仿真和时序仿真。编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。软件支持所有Lattice公司的ispLSI和MACH器件。 软件主要特征： 输入方式 * 原理图输入 * ABEL-HDL输入 * VHDL输入 * Verilog-HDL输入 逻辑模拟 * 功能模拟 * 时序模拟 编译器 * 结构综合、映射、自动布局和布线 支持的器件 * 含有支持ispLSI的宏库及MACH的TTL库 支持所有ispLSI、MACH器件 注：ispDesignEXPERT8.4软件的安装请参看光盘中的LATTICE安装说明.doc文件。 第二节 ispDesignExpert的原理图输入 1、启动ispDesignExpert软件： 点击Start=Programs=LatticeSemiconductor=ispDesignEXPERT菜单。 2、创建一个新的设计项目： A、选择菜单File。 B、选择NewProject...。 C、键入项目名D:\isptools\demo.syn。 D、你可以看到默认的项目名和器件型号（如图2-1示）:UntitledandispLSI5256VE-165LF256。 图2-1 3、项目命名： A、用鼠标双击Untitled。 B、在Title文本框中输入“DemoProject”,并选OK。 4、选择器件： 双击ispLSI5256VE-165LF256,你会看到ChooseDevice对话框(如图2-2所示)。 在ChooseDevice窗口中选择ispLSI1K项。 动器件目录中的滚动条，直到找到并选中器件ispLSI1032E-70LJ84。按OK按钮，选择这个器件。 图2-2 设计中增加源文件 一个设计项目由一个或多个源文件组成。这些源文件可以是原理图文件(*.sch)、ABELHDL文件(*.abl)、VHDL设计文件(*.vhd)、VerilogHDL设计文件(*.v)、测试向量文件(*.abv)或者是文字文件(*.doc,*.wri,*.txt)。在以下操作步骤中，将设计项目中添加一张空白的原理图纸。 菜单上选择Source项。 选择New...。 在对话框中，选择Schematic(原理图)，并按OK。 选择路径:D:\isptools\并输入文件名demo.sch。 确认后按OK。 原理图输入 首先进入原理图编辑器。在下面的步骤中，将要在原理图中画上几个元件符号，并用引线将它们相互连接起来。 菜单栏选择Add,然后选择Symbol，你会看到如图2-3所示的对话框： 选择GATES.LIB库，然后选择G_2AND元件符号。 将鼠标移回到原理图纸上，注意此刻AND门粘连在你的光标上，并随之移动。 单击鼠标左键，将符号放置在合适的位置。 再在第一个AND门下面放置另外一个AND门。 将鼠标移回到元件库的对话框，并选择G_2OR元件。 将OR门放置在两个AND门的右边。 现在选择Add菜单中的Wire项。 单击上面一个AND门的输出引脚，并开始画引线。 随后每次单击鼠标，便可弯折引线(双击便终止连线)。 ⑾　将引线连到OR门的一个输入脚。 ⑿　重复上述步骤，连接下面一个AND门。 图2-3 F、添加更多的元件符号和连线 ① 采用上述步骤，从REGS.LIB库中选一个g_d寄存器，并从IOPADS.LIB库中选择G_OUTPUT符号。 将它们互相连接，实现如下图2-4所示的原理图： 图2-4 G、完成你的设计 在这一节，通过为连线命名和标注I/OMarkers来完成原理图。当要为连线加信号名称时，你可以使用ispDesignEXPERT的特点，同时完成两件事-----同时添加连线和连线的信号名称。这是一个很有用的特点,可以节省设计时间。I/OMarkers是特殊的元件符号,它指明了进入或离开这张原理图的信号名称。注意连线不能被悬空(dangling), 它们必需连接到I/OMarker或逻辑符号上。这些标记采用与之相连的连线的名字，与I/OPad符号不同，将在下面定义属性(AddAttributes)的步骤中详细解释。 为了完成这个设计，选择Add菜单中的NetName项。 屏幕底下的状态栏将要提示你输入的连线名，输入‘A’并按Enter键，连线名会粘连在鼠标的光标上。 将光标移到最上面的与门输入端，并在引线