数字电子技术5触发器.ppt

内容提要 5.1 概述 5.2 SR锁存器 由或非门组成的SR锁存器 二、动作特点 例1 运用SR锁存器，消除机械开关振动引起的脉冲。 5.3 电平触发的触发器 一、电平触发SR触发器的电路结构与工作原理 5.4 脉冲触发的触发器 主从JK触发器 习 题 5.5 边沿触发的触发器 *3、利用门电路传输延迟时间的边沿触发器 二、边沿触发方式的动作特点 5.6.2 触发器的电路结构和逻辑功能、触发方式的关系 触发器逻辑功能的相互转换 *5.7 触发器的动态特性 本章小结 习 题 一、JK触发器转换成D触发器 C1 Q 1K 1J CLK D 1 K= D J=D Q * = D 二、JK触发器转换成T触发器 C1 Q 1K 1J T CLK J=K=T 三、D触发器转换成T触发器 C1 Q 1D CLK Q * = D D=Q 为了保证触发器能正常、可靠地工作，有必要分析它们的动态翻转过程，即输入信号和时钟信号的作用时间以及它们在时间上的相互配合应满足一定的要求。 这些要求表现在对建立时间、保持时间、时钟信号的宽度和最高工作频率的限制上。 5.7.1 SR锁存器的动态特性 一、输入信号宽度 tPLH=tpd 设所有门电路的平均传输延迟时间相等，用tpd表示。 二、传输延迟时间 从输入信号到达起，到输出端新状态稳定地建立起来为止，所经过的时间为SR锁存器的传输延迟时间。 tPHL=2tpd 图5.7.1 SR锁存器的电路与动态波形 5.7.2 电平触发SR触发器的动态特性 一、输入信号宽度 要求S（或R）和CP同时为高电平的时间应满足： tw（S·CP）≥2tpd 图5.7.2同步RS触发器的电路和动态波形 二、传输延迟时间 tPLH=2tpd 、tPHL=3tpd 5.7.3 主从触发器的动态特性 一、建立时间： 为保证CLK下降沿到达时主触发器能可靠翻转，J、K应先于CLK下降沿2tpd稳定建立，因此tset≥2tpd。 输入信号应先于时钟脉冲动作沿到达的时间，用tset 表示。 二、保持时间 保持时间是指CLK下降沿到达后输入信号仍需要保持不变的时间，用tH表示。 为避免输入产生竞争现象，必须在CLK变成低电平以后J、K的状态才允许变化。因此，保持时间必须大于CLK的下降时间tf ，即tH≥ tf。 三、传输延迟时间 若将从CLK下降沿开始到触发器新状态稳定地建立的这段时间定义为传输延迟时间，则有 tPLH=3tpd tPHL=4tpd 四、最高时钟频率 因为主从触发器是由两个同步SR触发器组成的，所以由同步SR触发器的动态特性可知，为保证主触发器的可靠翻转，CLK高电平的维持时间tWH应大于3tpd。同理，CLK低电平的维持时间tWL也应大于3tpd。因此，时钟的最小周期为: TC（min）≥6tpd 最高时钟频率： fc（max）≤1/（6tpd） 3.第三个CLK下降沿来时， J=0， K=1，按功能表应有Q*=0； 所以CLK下降沿到达后，从触发器按主触发器的状态被置1。 Q Q R S C CLK Q Q Q Q R S C CLK 1 1 2 2 J K FF主 FF从 1 0 1 0 1 1 1 1 1 0 0 保 持 但CLK高电平期间出现过J=K=1， 且触发器状态为0，故CLK下降沿到来之前主触发器被置1。 Q=0时，主触发器只能接受置1信号，Q=1时，主触发器只能接受置0信号。其结果是在CLK=1期间，主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。即一次变化现象。 题5.1，题5.5，题5.9，题5.10 为了免除CLK=1期间输入信号电平不许改变的限制，可采用边沿触发器。其特点是：触发器只在时钟跳转时触发，而在CLK=1或CLK=0期间，输入端的任何变化都不影响输出。 目前已用于数字集成电路产品中的边沿触发器电路主要有：用两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等。 1、用两个电平触发D触发器构成的边沿触发器 虽然这种电路结构在形式上也是主从结构，但它和前面讲过的主从触发器具有完全不同的动作特点。 一、电路结构和工作原理 当CP=0、CP=1时，TG1导通，TG2截止，D端的输入信号送入主触发器中，使