数字电路系统设计中英文课件教程 08 时序逻辑电路实践-Sequential Logic Design Practices.pptx

Chapter 8 Sequential Logic Design Practices ( 时序逻辑设计实践) SSI Latches and Flip-Flops (SSI型锁存器和触发器) MSI Device: Counters, Shift Registers (MSI器件：计数器、移位寄存器) Others: Documents, Iterative, Failure and Metastability (其它：文档、迭代、故障和亚稳定性) 8.1 Sequential-Circuit Documentation Standards (时序电路文档标准) General Requirements (一般要求)（P479） Logic Symbols (逻辑符号)： Edge-Triggered, Master/Slave Output ( 边沿触发、主从输出 ) Asynchronous Preset (at the Top) and Clear (at the Bottom) ( 异步预置（顶端）、异步清零（底端） ) 8.1 Sequential-Circuit Documentation Standards (时序电路文档标准) State-Machine Description (状态机描述) Word descriptions, State tables, State Diagrams, Transition Lists (文字、状态表、状态图、状态转移列表) Timing Diagrams and Specifications ( 时序图及其规范（P481）) 保持时间容限 8.2 Latches and Flip-Flops( 锁存器和触发器) SSI Latches and Flip-Flops D Latches P484图8-3 引脚 Switch Debouncing (开关消抖) Push (开关闭合) Push (开关闭合) Ideal Case (理想情况) 0 0 1 1 Push (开关闭合) 0 0 1 1 单刀双掷(SPDT, Single-pole, Double-throw) 优点: 1、使用芯片数少; 2、 不需要上拉电阻; 3、可以产生两种极性的输入信号. Push (开关闭合) P486 图8-5 问题： 为什么不应该同高速CMOS器件一起使用？ 避免门输出发生瞬时短路 Bus Holder Circuit (总线保持电路) 三态总线：任何时刻，最多只有一个输出可以驱动总线 没有输出去驱动总线，总线“悬空”，会如何？ 造成流入器件输出端的电流过大 解决办法：接上拉电阻到高电平 问题：上拉电阻阻值的选取？ 过大，RC时间常数大，转换时间慢 过小，消耗的电流太多 Bus Holder Circuit (总线保持电路) SDATA 线路由高/低变为 悬空时， 总线保持原态 线路在高/低间 转换时， 总线通过电阻R 提供小电流 Multibit Registers and Latches(多位锁存器和寄存器) 回顾： 锁存器的应用 —— 多位锁存器 寄存器（register） 共用同一时钟的多个 D 触发器组合在一起 通常用来存储一组 相关的二进制数。 4-bit Register(4位寄存器74x175) 6位寄存器74x174 P488图8-9 8-bit Register 74x374（三态输出） P489图8-10 74x377（Clock Enable, 时钟使能） 寄存器（register）和锁存器（latch）有什么区别？ 寄存器：边沿触发特性 锁存器：C有效期间输出跟随输入变化 8.4 Counter (计数器) Modulus: The number of states in the cycle （模：循环中的状态个数） A modulo-m counter, or sometimes, a divide-by-m counter ( 模m计数器, 又称 m分频计数器） Any clock sequential circuit whose state diagram Contain a Single cycle. (状态图中包含有一个循环的任何时钟时序电路) 8.4 Counter (计数器) An n-bit binary counter (n位二进制计数器) 8.4 Counter (计数器) Modulus: The number of states in the cycle （模：循环中的状态个数） A modulo-m count