数电实验报告Quartus II使用练习——二进制加法器设计.docx

实验报告课程名称： 数字电子技术基础实验 指导老师： 成绩： 实验名称： Quartus II使用练习——二进制加法器设计 实验类型： 基本训练实验 同组学生姓名： 一、实验目的和要求（必填）二、实验内容和原理（必填）三、主要仪器设备（必填）四、操作方法和实验步骤五、实验数据记录和处理六、实验结果与分析（必填）七、讨论、心得一、实验目的1.熟悉Quartus II软件的使用。2.掌握逻辑功能的VHDL描述和原理图描述的方法。3.进一步掌握4位串行进位二进制加法器的设计方法。4.掌握用仿真波形验证电路功能的方法。二、实验原理4位串行进位二进制全加器的工作原理4为串行进位二进制全加器的工作原理如图所示，它以1位二进制全加器的设计为期初，将4个1位二进制全加器串接即可构成4位二进制全加器。因此，可以采用层次化方法设计，顶层采用原理图描述，底层采用VHDL描述，充分发挥原理图描述的直观性和HDL的灵活性。三、主要仪器设备1.计算机四、实验内容1.用原理图方式描述4位全加器的功能；2.用VHDL语言描述1位二进制全加器的功能；3.通过波形仿真验证4位全加器的功能。五、实验结果1.设计一个4位串行进位加法器用VHDL语言表示：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY adder IS-- {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE!PORT(a : IN STD_LOGIC;b : IN STD_LOGIC;ci : IN STD_LOGIC;co : OUT STD_LOGIC;s : OUT STD_LOGIC);-- {{ALTERA_IO_END}} DO NOT REMOVE THIS LINE!END adder;ARCHITECTURE adder_architecture OF adder ISBEGINs=a xor b xor ci;co=(a and b)or(a and ci)or(b and ci);END adder_architecture;按照4位串行进位二进制全加器的工作原理可以绘制成如下的原理图：检验正确后通过波形仿真得到下图（波形过长只取部分，全部波形见4adder文件夹内波形文件）：由图可见能满足4为二进制全加器的功能要求。六、拓展内容只采用VHDL语言描述实现4位串行进位二进制加法器：首先用VHDL语言编写一位二进制加法器：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY adder1 IS-- {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE!PORT(a : IN STD_LOGIC;b : IN STD_LOGIC;c : IN STD_LOGIC;s : OUT STD_LOGIC;ci : OUT STD_LOGIC);END adder1;ARCHITECTURE adder1_architecture OF adder1 ISBEGINs= a xor b xor c;ci= (a and b) or (c and(a xor b));END adder1_architecture;之后，通过映射，编写四位全加器：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY FOX IS-- {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE!PORT(A : IN STD_LOGIC_VECTOR (3 DOWNTO 0);B : IN STD_LOGIC_VECTOR (3 DOWNTO 0);C0 : IN STD_LOGIC;C4 : OUT STD_LOGIC;S : OUT STD_LOGIC_VECTOR (3 DOWNTO 0));END FOX;ARCHITECTURE FUN OF FOX ISCOMPONENT adder1PORT (a : IN STD_LOGIC; b : IN STD_LOGIC; c : IN STD_LOGIC; s : OUT STD_LOGIC; ci : OUT STD_LOGIC);END COMPONENT;SIGNAL c1,c2,c3 :STD_LOGIC;BEGINU1 : adder1 PORT MAP ( a= A(0),b= B(0),c= C0,ci= C1,s= S(0));U2 : adder1 PORT MAP ( a= A(1),b= B(1),c= C1,ci= C2,s= S(1));