现代电子学——EDA讲义2015.doc

专题一 FPGA在数字图像处理中的应用 实验一 VGA图像显示控制器设计 一、实验原理 VGA 接口及设计参数VGA接口是与显示器进行通信的唯一接口。通过CPLD/FPGA器件对RGB信号、行同步信号、场同步信号等信号的控制，并参照有关标准，可以实现对VGA显示器的控制。由此可见，了解接口标准，控制时序和设定恰当的参数是系统设计的关键。　　　参照VGA主要参数的工业标准，像素输出频率为25.175MHz；行频（线频率）为31.469KHz；场频（刷新率）为59.94Hz.参数设计原理以及行同步信号（T）与显示信号（Td）的关系如图1所示。　　VGA 图像控制器的设计方案VGA图像控制器是一个较大的数字系统。采用模块化设计原则，借鉴自顶而下的程序设计思想，进行功能分离并按层次设计。将VHDL硬件描述语言设计与原理图设计相结合，逐一对每个功能模块进行仿真，使顶层VGA图像控制器的模块实体仿真综合得以顺利通过。imgrom元件的接口，定制放置图象数据的ROM。 (2) 实验内容2：硬件验证例13-2/3，选择模式5，引脚连接方式仍同图13-13，只是时钟输入clk50MHz接clock0，选择频率50MHz的时钟信号。在EDA系统上接上VGA显示器，下载后观察图形显示情况。 (3) 实验内容3：为此设计增加一个键，控制输出图象的正色与补色。 (4) 实验内容4：为了显示更大的图象，用外部ROM取代FPGA的内部ROM，即imgrom元件，电路结构参考图13-4，引脚锁定参考电路结构图NO.5图中的ROM 27C020/27C040与FPGA的引脚连接情况。clock0接50MHz，GW48 EDA系统左下角的拨码开关的“ROM使能”拨向下（如果显示不正常，将EDA系统右侧开关拨以下，最后再拨回到“TO_MCU”）。选择模式5，键1控制图象的正色与补色显示。注意，实验结束后将拨码开关的“ROM使能”拨向上还原。 （5）应用VIP_board开发板显示字符。 实验二 图像采集控制器的设计 一、实验原理 采用FPGA作为主控器件，首先对CMOS视频图像传感器进行配置，将所需的控制字通过I2C总线送入CMOS传感器中进行初始设置。然后将视频图像采集部分采集来的数据存入存储器中。并能在VGA显示器上显示。 二、实验要求 利用FPGA模拟I2C总线控制器，设计并实现图像采集控制器。 （1）应用VIP_board开发板实现OV7725图像采集传感器的控制器的设计。 （2）应用友晶DEⅡ-70开发板实现MT9M111图像采集传感器的控制器的设计。 专题二 基于FPGA的电子测量系统的设计 实验一 基于DDS技术的信号发生器 一、实验原理 直接数字频率合成器DDS的组成见图1. 图1DDS原理简图 它由相位累加器、只读存储器(ROM)、数模转换器(DAC)及低通平滑滤波器(LPF)构成.在时钟脉冲的控制下，频率控制字K由累加器累加得到相应的相码，相码寻址ROM进行相码-幅码变换输出不同的幅度编码，再经过数模变换器得到相应的阶梯波，最后经低通波器对阶梯波进行平滑，即得到由频率控制字K决定的连续变化的输出波形. 式中，fc 为系统时钟频率，N 为相位累加器的位数。当相位累加器位数很高时，最低输出频率可达到mHz ，甚至更低，可以认为DDS 的最低合成频率为零频。 DDS 最高输出频率受限于系统时钟频率和一个周波波形系列点数，在时钟频率为fc、采样点数为M（存储深度）下，最高输出频率为： 这是一个比较大的数值，所以，DDS 相对其它频率合成技术，其带宽得到了极大的提高。 2.频率、幅度、相位分辨率 频率分辨率也就是频率的最小步进量，其值等于DDS 的最低合成频率。 根据相位累加器位数的不同有着不同的频率分辨率。由DDS 最低合成频率接近零频知，其频率分辨率可达到零频。所以DDS相比其它频率合成技术有精 密的频率分辨率。精细的频率分辨率使得输出频率十分逼近连续变化。幅度的分辨率决定于幅度控制的DAC 的位数： 式中，N 为幅度控制的DAC 的位数，Vref 为幅度控制的DAC 的参考电压。 相位差的分辨率与一个周波采样点数M 成反比， 从上可看出，DDS 技术可根据实际需要，对频率分辨率、幅度分辨率以及相位差分辨率进行灵活控制。 二、实验内容 （1）实验内容1：根据《EDA技术实用教程》中P356的相关内容，依据例11-12至例11-13完成仿真，并由仿真结果进一步说明DDS的原理。完成编译和下载。选择模式1；其中键2、键1输入8位频率字FWORD；键4、键3输入8位相位字PWORD（此例中只将相位字设为常数）；利用GW48系统ADDA板上的10位D/A输出波形，用示波器观察输出波形（示波器探头接ADDA板的“PA”输出口）。注