78简化版-硬件描述语言与数字系统设计-例化方法-S2P例子-testbencch编写-仿真工具综合工具使用.pdfVIP

上次课主要内容 1，结构描述与行为建模 2，Verilog的各种语句：赋值语句、 always语句、条件语句、循环语句 3，always块@敏感量解释 2008-3-26 Verilog语法口诀 • Reg与wire变量类型及其对应的电 路模型； • 连续赋值、阻塞赋值、非阻塞赋值 语句区别； • 时序、组合逻辑电路的Verilog描 述，always@ （敏感量）完整性； • 语句、块并行执行的理解。 2008-3-26 常见公司数字IC设计招聘－题目 1,用D触发器做个二分频的电路.又问什么是状 态图。（华为） 2,请画出用D触发器实现2倍分频的逻辑电 路？（汉王 ) 3,怎样用D触发器、与或非门组成二分频电 路？（东信） 4, How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？ 2008-3-26 本次课主要内容 1,always块@敏感量解释 2,模块例化方法 3， test bench使用简介 4，仿真与仿真工具 5，例子 2008-3-26 Verilog HDL模块中的逻辑表示 • 在Verilog 模块中有三种方法可以生成逻辑电 路： - 用 assign 语句： assign cs = ( a0 ~a1 ~a2 ) ; - 用 元件的实例调用： and2 and_inst ( q, a, b); a - 用 always 块： d b e c always @ (posedge clk or posedge clr) if (clr) q= 0; 2008-3-26 else if (en) q= d; 并行和顺序逻辑关系的表示 • 如在模块中逻辑功能由下面三个块组成 ： assign cs = ( a0 ~a1 ~a2 ) ；// 块1 and2 and_inst ( qout, a, b); //块2 always @ (posedge clk or posedge clr) //块3 if (clr) q= 0; else q= d; 三个块是并行的，它们产生三块独立的逻辑电路； 2008-3-26 过程块-always语句 always语句既可表达组合逻辑也可表达时序逻辑。 组合逻辑：always @ (a or b or c or d) 时序逻辑：always @( posedge clk or negedge reset) 2008-3-26 always语句的-零延时循环问题 当always块中没有敏感量时，会出现电路死循环的情况。 描述功能模块时注意避免这种情况!!!! 这种使用方式可以在测试模块使用。 module comparator( out, i