EDA课程设计报告-数字钟.docVIP

石家庄经济学院信息工程学院 电子信息工程专业 EDA技术课程设计报告 题目： 数字秒表 姓 名 白文芳 学 号 408109060116 班 级 4081090102 指导教师 孙思梅 2011年 1 月 12 日 课程设计任务书 班级 4081090102 姓名 白文芳 学号 408109060116 课程设计题目 数字秒表 课程设计起止日期 2010-12-27 至 2011-1-14 实习地点 实验楼308 课程设计内容与要求： 设计一个以0.01s为基准计时信号的实用数字式秒表。 要求：1、及格：计时显示范围0～59min59.59s； 2、中：具有清零、启动计时、暂停计时及继续计时功能，操作按键（开关）不超过两个； 3、良：有倒计时功能； 4、优：具有记录最近10次计时操作结果的功能。 指导教师 孙思梅 2010 年12 月 27 日 一、设计原理与技术方法： 包括：电路工作原理分析与原理图、元器件选择与参数计算、电路调试方法与结果说明； 软件设计说明书与流程图、软件源程序代码、软件调试方法与运行结果说明。 （一）设计流程 1、设计实验目的： 在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。 2、设计原理总体框图： 本系统设计采用自顶向下的设计方案，系统的整体组装设计原理框图如图（1）所示，它主要由控制模块、时基分频模块，计时模块和显示模块四部分组成。各模块分别完成计时过程的控制功能、计时功能与显示功能。 图1 数字秒表系统原理框图 3、数字秒表组成及功能： 1）计时控制模块的作用是针对计时过程进行控制。计时控制模块可用俩个按钮来完成秒表的启动、停止和复位。 2） 时基分频模块的作用把输入时钟信号变为分频输出信号，输出频率为100Hz的时钟脉冲。 3）计时模块执行计时功能，计时方法和计算机一样是对标准时钟脉冲计数。他是由三个十进制计数器和三个六进制计数器构成，其中毫秒位、秒位和分位采用十进制计数器，分秒位和十秒位十分位采用六进制计数器。 4）计时显示电路的作用是将计时值在LED数码管上显示出来。计时电路产生的值经过BCD七段译码后，驱动LED数码管。计时显示电路的实现方案采用扫描显示。 4、系统硬件要求： 1、时钟信号为2.5MHz； 2、FPGA芯片型号EPM7128LC84—4，6个7段扫描共阴级数码显示管； 3、按键开关（复位、启动）； 5、设计内容及步骤： 1）根据电路特点，用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念； 2)软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合； 3）适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有更深一步了解。 4）按适配划分后的管脚定位，同相关功能块硬件电路接口连线； 5)所有模块采用VHDL语言设计。 6、硬件实现 将时序仿真正确的文件下载到实验箱中的EPM7128LC84—4中，通过合适的管脚分配，将相应的管脚连接起来，验证设计是否完成设计要求； （二）数字秒表的总体设计图（图2） 图2 数字秒表的总体设计图 （三）数字秒表各个模块的VHDL语言设计 1、时基分频模块 将实验箱提供的2.5MHz的时钟脉冲分频后变成100Hz的脉冲，该模块的VHDL设计代码如下： library ieee; use ieee.std_logic_1164.all; entity cb10 is port(clk: in std_logic; co:out std_logic); end cb10