PowerPC处理器MPC8548E的DDR2接口实现.doc

图 1 多块数据读取时的间隙问题 201P2-o0w7-e13rP##C#############M#2P0C128-5074-81E3####D#2#D0#1#R22-07-13######## Realization of DDR2 Interface for PowerPC Host Processors MPC8548E (1.中国科学院空间科学与应用研究中心;2.中国科学院研究生院) 苏 鹏 1,2 卞 春 江 1 张 磊 1 S U P e ng BIAN Chun-jia ng ZHANG Le i 摘 要: 本 论 文 研 究 了 DDR2 的 特 性 和 MPC8548E 处理器的相关资料 , 给 出 了 MPC8548E DDR2 接口的硬件电路设计 , 并 且 通 过 实 例 讨 论 了 在 U-Boot 下 对 MPC8548E 相关寄存器的配置 , 给出了试验结果 。 关 键 词: MPC8548E; DDR2; U-Boot 中 图 分 类 号: TN368 文 献 标 识 码: B Abstract: In this paper, we researched the features of DDR2 technology and the relative materials of MPC8548E, then how to design the DDR2 interface of the MPC8548E host processor is described, and how to configure the registers of MPC8548E by U -Boot pro- gram is discussed through an example .The result of the experiment is also given. Key words: MPC8548E; DDR2; U-Boot 技 术 创 新 引 言 1 MPC8548E 是 Freescale 公司开发的 PowerQUICC III 系列 的高性能处理器。其内部工作频率最高可达 1.33GHz,在该工作 频率上处理性能可达 3065 MIPS。一级 Cache 分为数据 Cache 和指令 Cache 各 32KB,二级 Cache 最大可配置为 512KB。支持 DDR1 和 DDR2,最高支持 533MHz 传输速率的 DDR2 SDRAM。 同时,该处理器还支持 PCI、PCI-X、PCIE、SRapid IO 和 4 个 GbE 接口。 内存是计算机系统中至关重要的部分, 处理器的每一步操 作和操作系统的运行都需要依赖内存,如果内存不能正常访问, 整个系统就不可能运行。DDR2 技术自从面世至今,凭借其出色 的性能广泛运用于各种计算机主板和嵌入式设备。本文给出了 MPC8548E 处理器 DDR2 接口的设计和调试过程, 阐述了相关 工作原理。 2 DDR2 技 术 特 点 DDR2 是由 JEDEC 标准组织开发的基于 DDR1 的升级存 储技术。DDR2 继承了 DDR1 在一个时钟周期内完成两次传输 数据的特性,但是在数据吞吐率、延时、功耗等方面都有了显著 的提高,这些性能的提升,主要源于以下技术的运用:ODT、Posted CAS、4n 数据预取等。 2.1 ODT(On-Die Termination)技术 在 DDR2 中采用 ODT 技术将 DQ、DQS、DQS#、DM 信号的 外部的匹配电阻移到芯片内部从而节省了大量的 PCB 板上面 积,并且通过控制器(例如 MPC8548E 处理器)对 DDR2 芯片内 部的寄存器进行配置来设置匹配电阻值,以及通过 ODT 信号来 控制匹配电阻开关状态, 从而实现最佳的信号完整性。需要注 意,地址和控制信号等仍然需要通过外部电阻匹配。 DDR2 和 DDR1 一样, 是通过 Bank address、Row address、 Column address 三者结合实现寻址。每一次对 DDR2 的操作,都 是以 Active 命令(有效 RAS# 信号)开始,在发出该命令的同时, 通过地址线发出本次操作的 Bank address 和 Row address, 此后 等待 tRCD 延时以后,发出 READ 命令(有效 CAS# 信号),同时通 过地址线发出本次操作的 Column address。最后, 等待 CL(CAS Latency)时间之后,数据通过数据总线输出。在某些情况下为了 提高整个系统的性能需要在一个 Bank 的操作完成之前插入下 一个 Bank 的操作