STA分析流程的例子.docVIP

PrimeTime 时序分析流程和方法 PrimeTime是Synopsys的一个单点的全芯片、门级静态时序分析器。它能分析大规模、同步、数字ASICS的时序。PrimeTime工作在设计的门级层次，并且和Synopsys其它工具整合得很紧密。,m8F0u)D;|$l(G!Z*n9\? ?基本特点和功能：DICDER,f5eD6s3I(?? ?时序检查方面：8\0n8y8H9z3g#P5u!?数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL建立和保持时序的检查（Setup and hold checks）+h)b.P6v/Ak3}!Z1B(Q数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL重新覆盖和去除检查（Recovery and removal checks）+i1z4I6O%YDigital IC Designers forum时钟脉冲宽度检查(Clock pulse width checks)Digital IC Designers forum#F3H(Fy#z#m(e5}.`时钟门锁检查(Clock-gating checks)(@8V$WJ$\3O6E? ?设计检查方面：%`.VC6v;|*\/VDICDER没有时钟端的寄存器e9i9@8a$\k!j;E(a2F#i没有时序约束的结束点（endpoint）9E!j4V6K(T:v(q数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL主从时钟分离（Master-slave clock separation）;l3Z-C8`)z(D,n(_5c数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL有多哥时钟的寄存器g)W2i+J7h,D(G.X*e对层次敏感的时钟（Level-sensitive clocking）-x K$d:A.m(_+H.\1{Digital IC Designers forum组合电路的反馈环（Combinational feedback loops）Digital IC Designers forum*@6\(I:o#F:x+|q设计规则检查，包括最大电容(maximum capacitance)、最大传输时间(maximum transition)和最大扇出(maximum fanout)*@7^-~/W;K%_%K4Dp9e)^2PrimeTime 时序分析流程和方法：0\5Q*i6X6qT在时序分析之前需要做的步骤：4N,D3n9J3?Digital IC Designers forum1、? ? 建立设计环境3s6h;n#pV(L]Jf-nDigital IC Designers forum-? ? 建立搜索路径（search path）和链接路径（link path）数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL7K/]*N.a/P%E:W!e-? ? 读入设计和库数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR