二线制I2C CMOS 串行EEPROM 读写操作.docVIP

//********************************************************* // 二线制I2C CMOS 串行EEPROM 读写操作 //文件名称: SEEPROM_WR.v //文件标识: Public //摘 要: EEPROM读写 // //当前版本: 1.0 //作 者: 不想理你 //开发日期: //完成日期: // //取代版本: None //原 作 者: None //完成日期: None // //开发语言 : Verilog HDL //开发环境 : QuartusII 11.0 Build163 10/28/2008 SJ Full Version/WinXP SP3 //行为仿真环境 : ModelSim-Altera 6.1g/WinXP SP3 //约束规则 : Default //综合环境 : QuartusII 11.0 Build163 7/3/2012 SJ Full Version/WinXP SP3 //时序分析验证环境: Class Timing Analyzer/TimeQuest Timing Analyzer/WinXP SP3 //板级仿真验证环境: None // //验证芯片: //全局时钟: Optional // //备 注: // 可选综合指令: // /*synthesis noprune*/ //禁止综合优化reg // /*synthesis preserve*/ //禁止综合优化reg // /*synthesis keep*/ //禁止综合优化wire // //synthesis parallel_case //case语句综合为并行多路选择器 // //synthesis full_case //case语句分支项完备 // //synthesis translate_on //开始综合以下内容 // //synthesis translate_off //停止综合以下内容,以下内容仅供仿真 // //*********************************************************** //`default_nettype none //禁止综合器将未声明名变量综合成wire型 //******************************************* //模块名称: I //模块功能: //输入信号: //输出信号: //例化模块: None //使用说明: None //******************************************* module EEPROM_WR ( input iw_clk, input iw_rst, input iw_wr, input iw_rd, input [10:0] iw_addr, output reg or_scl, output reg or_ack, //读写一个周期的应答信号 inout io_sda, inout [7:0] io_data ); reg WF,RF; //读写操作标志 reg FF; //标志寄存器 reg [1:0] head_buf; //启动信号寄存器 reg [1:0] stop_buf; //停止信号寄存器 reg [7:0] sh8out_buf; //EEPROM写寄存器 reg [8:0] sh8out_state; //EEPROM写状态寄存器 reg [9:0] sh8in_state; //EEPROM读状态寄存器 reg [2:0] head_state; //启动状态寄存器 reg [2:0] stop_state; //停住状态寄存器 reg [10:0] main_state; //主状态寄存器 reg [7:0] data_from_rm; //EEPROM读寄存器 reg link_sda; //SDA数据输入EEPROM开关 reg link_read; //EEPROM读寄存器开关 reg