64位加法器设计.docVIP

六十四位全加器的设计 一、实验目的： 设计一个64位的全加器实现加法功能。 二、实验要求： 用两种方法实现64位全加器。第一种：用Sedi画出64位全加器电路图，并生成网表，然后进行功能验证，最后将电路图生成版图。第二种：用VHDL语言写出64位全加器的程序表达式，并进行功能验证，最后将程序语言转换成电路图。 三、实验过程 3、1分析 一次画出64 位全加很有难度，但考虑到全加器的结构，我们可以用4个16位的全加器组成一个64位的加法器。同样，一个16位的全加器可以由4个4位全加器组成，一个4位全加器可以由4个一位全加器组成。一位全加器又可以由三个半加器或两个半加器与一个或门组成。所以整个设计思路可以简化为： 半加器(一位全加器(四位全加器(十六位全加器(六十四位全加器 3、2功能设计与验证（画图法） 3、2、1半加器设计 半加器实现加法，输入A、B，输出C、S（C 为进位，S为本位）； 半加器真值表如下： A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 分析真值表得出：C=AB; 所以得出半加器的电路图为： 半加器符号图： （）（）（） 与非门 或非门 非门 3 、2、2一位全加器设计 一位全加器可由三个半加器组成电路图如下： 一位全加器的电路图符号如下： 3、2、3四位全加器的设计 四位全加器可由四个一位全加器组成，四位全加器电路图如下： 四位全加器符号图如下： 网表输入如下： 1、添加工作电压； Vvdd vdd GND 5 2、添加模型文件； .include D:\iceda\TannerPro9\TSpice7.0\models\ml2_125.md 3、添加输入信号； VA0 A0 GND PULSE (0 5 0 5n 5n 50n 100n) VA1 A1 GND PULSE (0 5 0 5n 5n 100n 200n) VA2 A2 GND PULSE (0 5 0 5n 5n 150n 300n) VA3 A3 GND PULSE (0 5 0 5n 5n 120n 240n) VB0 B0 GND PULSE (0 5 0 5n 5n 50n 100n) VB1 B1 GND PULSE (0 5 0 5n 5n 100n 200n) VB2 B2 GND PULSE (0 5 0 5n 5n 150n 300n) VB3 B3 GND PULSE (0 5 0 5n 5n 120n 240n) VCi Ci GND PULSE (0 5 0 5n 5n 50n 100n) 4、添加参数设置； .param l=0.5u 5、输出设置； .print tran v(A0) v(A1) v(A2) v(A3) v(B0) v(B1) v(B2) v(B3) v(Ci) v(S0) v(S1) v(S2) v(S3) v(C) 6、设置分析； .tran/op 1n 400n method=bdf 总网表如下 .include D:\iceda\TannerPro9\TSpice7.0\models\ml2_125.md Vvdd vdd GND 5 VA0 A0 GND PULSE (0 5 0 5n 5n 50n 100n) VA1 A1 GND PULSE (0 5 0 5n 5n 100n 200n) VA2 A2 GND PULSE (0 5 0 5n 5n 150n 300n) VA3 A3 GND PULSE (0 5 0 5n 5n 120n 240n) VB0 B0 GND PULSE (0 5 0 5n 5n 50n 100n) VB1 B1 GND PULSE (0 5 0 5n 5n 100n 200n) VB2 B2 GND PULSE (0 5 0 5n 5n 150n 300n) VB3 B3 GND PULSE (0 5 0 5n 5n 120n 240n) VCi Ci GND PULSE (0 5 0 5n 5n 50n 100n) .param l=0.5u .tran/op 1n 400n method=bdf .print tran v(A0) v(A1) v(A2) v(A3) v(B0) v(B1) v(B2) v(B3) v(Ci) v(S0) v(S1) v(S2) v(S3) v(C) （由于步骤相同，以此为例，后面网表添加均简写） 仿真结果： （四位全加器仿真图） 3、2、4十六位全加器的设计 十六位全加器可由四个四位全加器组成，十六位全加器电路图如下： 十六位全加器符号图如下： 网表输入： 仿真图如下： 3、2、5 六十四位全加器的设计 六十四全