[清华大学.-VLSI设计导论课件] 第四章 逻辑设计技术.ppt

* * 第四章 逻辑设计技术 第一节 MOS管的串、并联特性 晶体管的驱动能力是用其导电因子β来表示的，β值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？ 一、两管串联： 设：Vt相同，工作在线性区。 将上式代入（1）得： 由等效管得： 比较（3）（4）得： 同理可推出N个管子串联使用时，其等效增益因子为： 二、两管并联： 同理可证，N个Vt相等的管子并联使用时： 第二节 各种逻辑门的实现 一、与非门： 与非门电路的驱动能力 在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相器相当。即在最坏工作条件下，各个逻辑门的驱动能力要与标准反相器的特性相同。 设：标准反相器的导电因子为βn=βp， 逻辑门：βn1=βn2=β’n βp1=βp2=β’p （1）a，b=1，1时，下拉管的等效导电因子：βeffn=β’n/2 （2）a，b=0，0时，上拉管的等效导电因子：βeffp=2β’p （3）a，b=1，0或0，1时，上拉管的等效导电因子：βeffp=β’p 综合以上情况，在最坏的工作情况下，即：（1）、（3），应使： βeffp=β’p=βp βeffn=β’n/2=βn 即要求p管的沟道宽度比n管大1.25倍以上。 二、或非门： (1)当a，b=0，0 时，上拉管的等效导电因子：βeffp=β’p/2 (2)当a，b=1，1时，下拉管的等效导电因子：βeffn=2β’n (3)当a，b=1，0或0，1时，下拉管的等效导电因子：βeffn=β’n 综合以上情况，在最坏的工作情况下，即：（1）、（3），应使： βeffp=β’p/2=βp βeffn=β’n=βn 即： β’p=2β’n 所以 W’p/W’n=2μn/μp ≈2?2.5=5 即要求p管的宽度要比n管宽度大5倍才行。 三、CMOS与或非门: (1)a,b,c,d=0,0,0,0 时：βeffp=β’p (2)a,b,c,d=1,1,1,1时： βeffn=β’n (3)a,b,c,d有一个为1时：βeffp=2β’p/3 (4)a,b,c,d=1,1,0,0 或 a,b,c,d=0,0,1,1时： βeffn=β’n/2 (5)a,b,c,d=0,1,0,1或 1,0,1,0或 0,1,1,0或 1,0,0,1时： βeffp=β’p/2 综合以上情况，在最坏的工作情况下，即：（4）、（5），应使： βeffp=β’p/2=βp βeffn=β’n/2=βn 则： W’p/W’n=μn/μp≈2.5 四、CMOS传输门 （1）单管传输门 一个MOS管可以作为一个开关使用，电路中Cl是其负载电容。 当Vg=0时，T截止，相当于开关断开。 当Vg=1时，T导通，相当于开关合上。 Vi〈Vg-Vt时：输入端处于开启状态，设初始时Vo=0，则Vi刚加上时，输出端也处于开启状态，MOS管导通，沟道电流对负载电容Cl充电，至Vo=Vi。 Vi≥Vg-Vt时：输入沟道被夹断，设初使Vo〈Vg-Vt，则Vi刚加上时，输出端导通，沟道电流对Cl充电，随着Vo的上升，沟道电流逐渐减小，当Vo=Vg-Vt时，输出端也夹断，MOS管截止，Vo保持Vg-Vt不变。 综上所述： Vg<Vg-Vt时，MOS管无损地传输信号 Vi≥Vg-Vt时，Vo=Vg-Vt信号传输有损失，为不使Vo有损失需增大Vg。 （2）CMOS传输门 为了解决NMOS管在传输时的信号损失，通常采用CMOS传输门作为开关使用。它是由一个N管和一个P管构成。工作时，NMOS管的衬底接地，PMOS管的衬底接电源，且NMOS管栅压Vgn与PMOS管的栅压Vgp极性相反。 Vgp=1，Vgn=0时：双管截止，相当于开关断开； Vgp=0，vgn=1时：双管有下列三种工作状态： Vi<Vgn+Vtn N管导通， Vi< Vgp+|Vtp| P管截止 Vi通过n管对Cl充电至：Vo=Vi Vi<Vgn+Vtn N管导通，Vi>Vgp+|Vtp| P管导通 Vi通过双管对Cl充电至：Vo=Vi Vi> Vgn+Vtn N管截止，Vi> Vgp+|Vtp| P管导通 Vi通过P管对Cl充电至：Vo=Vi 通过上