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DDR3设计规范总结PCB Layout在实际的PCB设计时，考虑到SI、EMC的要求，往往有很多的折中方案。通常，需要优先考虑对于那些对信号的完整性要求比较高的。设计PCB时，当考虑一下的一些相关因素，那么对于设计PCB来说可靠性就会更高。1. 首先，要在相关的EDA工具（Cadance-Allegro）里要设置好里设置好拓扑结构和相关约束。2. 将BGA引脚突围，将ADDR/CMD/CNTRL引脚布置在DQ/DQS/DM字节组的中间，由于所有这些分组操作，为了尽可能少的信号交叉，一些独立的管脚也许会被交换到其它区域布线。3. 由串扰仿真的结果可知，尽量减少短线（stubs）长度。通常，短线（stubs)是可以被削减的，但不是所有的管脚都做得到的。在BGA焊盘和存储器焊盘之间也许只需要两段的走线就可以实现了，但是此走线必须要很细，那么就提高了PCB的制作成本，而且，不是所有的走线都只需要两段的，除非使用微小的过孔和盘中孔的技术。最终，考虑到信号完整性的容差和成本，可能选择折中的方案。4. 将Vref的去耦电容靠近Vref管脚摆放；Vtt的去耦电容摆放在最远的一个SDRAM外端；VDD的去耦电容需要靠近器件摆放。小电容值的去耦电容需要更靠近器件摆放。正确的去耦设计中，并不是所有的去耦电容都是靠近器件摆放的。所有的去耦电容的管脚都需要扇出后走线，这样可以减少阻抗，通常，两端段的扇出走线会垂直于电容布线。5. 当切换平面层时，尽量做到长度匹配和加入一些地过孔，这些事先应该在EDA工具里进行很好的仿真。通常，在时域分析来看，差分线里的两根线的要做到延时匹配，保证其误差在5mil，而其它的信号要做到10mil。4、 从上所知，当频率越来越高，则对DDR信号处理要求越来越严格，所以我们统一按最严格的要求规则处理DDR信号：现阶段所面对的DDR目前大都属于DDR3类型，也有少许DDR4类型的，将来会面对更多 DDR4、 DDR5的产品我们目前比较常见的是 UDIMM 和 SODIMM ，因市场定位不一样，所以会有形状大小的区别。而有些板卡则直接将 DDR2 或 DDR3 颗粒lay在PCB主板板上，就是我们常说的DDR 颗粒。其工作结果是一样的，只不过一种是通过DIMM这种载体，可以升级或更换或插更多内层条，而直接lay在板上的则无法更换，一旦损坏则只能送维修。如图：5、 BGA拉线注意整齐美观，DDR信号分组走，同组走同层，过孔数及过孔位置保持一致除注意DDR信号外，还需处理周边信号及相关电源和GND注意根据LAYOUT GUIDE处理DATA/ADDR/CMD/CNTRL 等信号的参考层面确认DDR信号的RULE设置正确，和shape、PIN、为安全间距，和VIA 不低于10mil间距6、 绕线前检查修正并确认是否留有VCC GND通道，避免走线跨分割：7、 根据LAYOUT GUIDE 或客户提供的表格，分析DDR信号等长要求，在等长要求未彻底了解清楚前不适合展开绕线工作8、 了解等长要求后，进行优化走线工作：进行间距的调整：DATA组与组之间的间距要求为3W安全间距，DATA 与 ADDR/CMD/CNTRL 之间的间距要求为3W安全间距DDR和周边的信号间距要求3W安全间距，最好是能包GND并清除多余线段进行BGA和DIMM槽内的间距调整工作：PIN与PIN中间走线需匀称分配间距，走线要居中，不管是一根还是两根还是三根信号，禁止随意靠向单边。区域内，空间必须平均分配利用，禁止随意一边紧一边松的状况在有空间的情况下，线宽宽度必须尽可能做到最里面，禁止不加思考只跟随区域变动同时注意尽量避免Break out，使其尽量短。8、BY-PASS电容必须均匀散摆在DIMM槽周边，靠近电源PIN，并尽量以直接接电源PIN为主9、 绕线部分禁止偷间距，统一方向绕线，使其美观。10、 禁止下列绕法：11、面对自己弧度的绕线，尽量空出超过2倍于安全间距的空间，间距过小会增加EMI的干扰12、 禁止出现走线线宽随意的变动（BGA处出线除外）禁止出现绕线在中途偷间距的现象（指未达到安全间距）13、 处理DDR时请思考以下几点问题：禁止出现的问题点一律禁止出现；能做更好的部分一定要做到更好；试问：当你设计出来的DDR频率要求过高时，因细节处理不当导致该产品DDR部分无法运作，这时，你希望这是出自你手中的设计方案吗？不同的产品，空间会有所差异，并非每一个案子都能按要求严格处理妥当，当空间不足以满足上述所有条件时，该如何做取舍？当某些要求做不到，请先自我分析是确实做不到？还是没时间做？还是自己不想做到？请提出来通知项目负责人帮做出抉择处理过程中是否会和其他部分的空间起冲突？是否需要及时和其他同事沟通确认？14、 处理完DDR，自我核对一次数据，并确认数据无误