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FPGA/CPLD部分 总结 1. FPGA VS CPLD FPGA - Field Programmable Gate Array 现场可编程门阵列 将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。 在Altera公司生产的器件中，ACEX1K系列属FPGA结构 基于SRAM的FPGA器件，在每次上电后必须进行一次配置 CPLD - Complex Programmable Logic Device 复杂可编程逻辑器件 将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 在Xilinx公司生产的器件中，XC9500系列属CPLD结构 早期的CPLD是从GAL的结构扩展而来 1. FPGA VS CPLD （1）从功能上而言， FPGA的逻辑单元比CPLD的组合乘积项及宏单元要简单得多，适合实现流水线结构的设计，但可以利用逻辑单元的级连来实现较长的数据通路。也可以将设计功能进行更细的划分，可充分地利用单元内的各种资源，但同时也加大了逻辑优化和时序分析地难度。 ??? （2）FPGA的制造工艺确定了FPGA芯片中包含的LUT和触发器的数量非常多，可达上万个，而CPLD一般只能做到512个逻辑单元，因此FPGA的平均逻辑单元成本大大低于CPLD。 （3）在CPLD器件内可以通过逻辑阵列将大型函数在一级逻辑中实现，具有较高的系统运行速度，并且其易于确定的时序参数也有助于逻辑分析工作，但是它的寄存器资源相对FPGA较少。 （4）CPLD适合用于复杂组合逻辑。FPGA适合于设计复杂的时序逻辑。 ??? 2. CPLD与FPGA器件的选择考虑 （1）事前了解设计功能要求和所需的逻辑资源，运行速度、成本、封装等方面的因素。 （2）将各种器件的功能与设计要求进行对比，可通过器件手册中的一些测试数据行选择。 （3）选择器件要考虑便于使用的软件工具和开发环境必须满足工具的要求。 （4）同类型器件的性能参数也有区别，根据设计目标来选择。 总结：原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试 3. FPGA / CPLD设计流程 原理图/VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器 功能仿真 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 （1）综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；  （2）为达到系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； （3）综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的； （4）综合也可理解为，能够自动将一种设计表示形式向另一种设计表示形式转换的计算机程序，或协助进行手工转换的程序。它可以将高层次的表示转换为低层次的表示，可以从行为域转换为结构域，可以将高一级抽象的电路表示（如算法级）转化为低一级的表示（如门级）。  （5）综合器转换的目标是底层的电路结构网表文件，不依赖于任何特定硬件环境，可以独立的存在。 4. 综合 IP核就是知识产权核或知识产权模块的意思，在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP。  软IP ：提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核，以源文件形式出现； 固IP ：以网表文件的形式提交用户，完成了综合的功能块； 硬IP ：提供设计的最终阶段产品——掩膜； 5. IP核 VHDL 语言于1983年由美国国防部发起创建，是在1985年正式推出的；由IEEE进一步发展并在1987年作为“IEEE STD 1076”，1993年公布了VHDL的IEEE STD 1076-1993语法标准。 VHDL属于行为描述语言，支持自顶向下的设计方法。 VHDL常用的库是 IEEE。 VHDL设计现行工作库是WORK工作库。  在VHDL语言设计输入完成之后，应立即对