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可编程逻辑器件设计 教学目标 知识扩展一： 可编程逻辑器件 一、 PLD的基本结构 2. 基于HDL的PLD设计 HDL（硬件描述语言）是一种描述硬件电路功能、信号连接关系以及时序关系的语言。设计者可以用该语言描述自己的设计，然后利用EDA工具进行编译、仿真、综合等步骤，最后将输出的目标文件下载到PLD器件中。常用的硬件描述语言（如VHDL）具有与硬件无关性和工艺无关性，因此用HDL完成的PLD设计可移植性好，便于模块化和共享，便于进行系统级设计。 3. 原理图和HDL混合设计 为了充分发挥基于原理图的PLD设计和基于HDL的PLD设计的优势，现代EDA工具（如DXP 2004）都具有原理图和HDL混合设计功能。一般顶级设计采用原理图方式实现，可以直观明了的表达各模块间的层次关系，而各具体模块的复杂逻辑关系则由HDL来进行描述.DXP完全支持用于FPGA设计的图形输入中的原理图输入、文本输入的VHDL硬件语言描述以及原理图和VHDL语言混合描述，并与Altere和Xilinx 建立了良好的接口，提供了大量的FPGA设计宏单元。DXP的FPGA设计工具支持EDIF格式的输出文件，并且可以导入到MAX+plus II、Quartus II编译器中。 任务三 放置FPGA原理图元件 一、放置原理图宏元件 同样的操作方法可依次将U7（OR2B2）二输入反相或门，U1～U5（INV）非门，U8、U9（FJKC）正边沿JK触发器放置到图纸中，并调整位置，如图12.21所示。 图 12.20 找到元件SR4CLED元件 12.21 放置约翰逊计数器的FPGA原理图宏元件 二、放置端口 对于基于原理图的FPGA设计而言，每个原理图文档实质上就是VHDL语言的一个实体，或一个元件，并由输入/输出端口定义该元件的引脚。而且对于顶级原理图而言，输入/输出端口还有更高一层的含义：可以直接映射为实际芯片的引脚。 由于本例只包含一个原理图文件，该图就是顶级原理图，所以本图的输入/输出端口就可以直接映射为实际芯片的引脚，它们可为本设计与第三方放置与布线工具提供接口。本例约翰逊计数器包含5个输入端口（left、right、stop、clk、load）和4个输出端口（Q0～Q3）。 放置电路中的端口 下面以放置输入端口（left）为例，讲解端口的放置过程。 1. 放置输入端口 （1）设置端口属性。选择配线工具中的放置端口工具 ，按下【Tab】键弹出如图12.23所示的端口属性对话框，各属性含义如下： 【排列】：字符在端口中的位置，【Center】：字符位于端口中心；【Left】：字符位于端口左端；【Right】：字符位于端口右端。 【风格】：即端口箭头方向，有【Left】、【Right】、 【LeftRight】、【None】等。 【名称】：即端口名称。 【I/O类型】：即端口的信号流向，有【Unspecified】不确定，【Output】输出，【Input】输入，【Bidirectional】双向。 对于输入端口left，在属性栏【名称】输入端口名：left，在【I/O类型】中选择【Input】输入，在【风格】栏中选【Right】。，如图所示。 图输入端口left属性对话框 （2）放置端口。属性设置好后，点击【确认】按钮，出现十字光标，移到要放置的地方点击鼠标左键，即可确定端口一个端点，然后移动鼠标，端口即被带出，到合适长度再次点击鼠标左键即可完成端口的放置。 （3）重复以上步骤，完成其它输入端口的放置，如图所示。 2. 放置输出端口 输出端口的放置方法基本与输入端口相同，但由于其输出端口为总线端口，因此其名称为Q[3..0]，而【I/O类型】为【Output】输出，如图12.24所示。 图12.24输出端口属性对话框 三、连接导线 和普通原理图的连线方法相同，完成后效果如图12.25所示。 图12.25 完成约翰逊计数器的连线 四、放置网络标签 和普通原理图放置网络标签方法相同，完成后效果如图12.26所示。 图12.26约翰逊计数器放置网络标签 五、完成总线连接 和普通原理图总线连接方法相同，并放置总线型网络标签（名称为SQ[3..0]），完成后效果如图12.27所示。 图12.27 完成总线连接 任务四 进行FPGA参数设置 前面已经完成了约翰逊计数器的原理图设计。接下来需要产生EDIF-FPGA网表文件，并使用Xilinx提供的放置及布线工具继续后面的设计过程。然而在产生EDIF-FPGA网表文件前，还必须配置一些必要的参数。 一、 添加文档参数 在DXP2004的FPGA工作环境下，通过添加文档参数可以为当前设计指定希望使用的芯片。对于本例约翰逊计数器，我们