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时序逻辑电路 时序逻辑电路与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法，然后重点讨论典型时序逻辑部件计数器和寄存器的工作原理、逻辑功能、集成芯片及其使用方法和典型应用，最后简要介绍同步时序逻辑电路的设计方法。 1 时序逻辑电路的基本概念 1.2 时序逻辑电路的分类 1.3 时序逻辑电路的表示方法 2 同步时序逻辑电路的一般分析方法 2.2 同步时序逻辑电路的分析举例 （2）同步清零法 适用于具有同步清零端的集成计数器。图6.41(a)所示是用集成计数器74163和与非门组成的六进制计数器。图6.41(b)为其状态图。 （3）同步预置数法 适用于具有同步预置端的集成计数器。图6.42(a)所示是用集成计数器74160和与非门组成的七进制计数器。图6.42(b)为其状态图。 2．计数器的级联 两个模N计数器级联，可实现N×N的计数器。 （1）同步级联 解：需两片74161，连接方法如图6.46所示。两片的CLK端接在一起，接成同步状态，片（I）的进位输出RCO端接片（I）的ENT、ENP，保证片（I）Q3Q2Q1Q0 由1111回到0000时，片（II）加1。就是说，片（I）每个CLK脉冲进行加一计数，片（II）每第16个CLK脉冲进行加一计数。最后，在输出Q7Q6Q5Q4Q3 Q2Q1Q0 =，由两片的 端回到0，该计数器的状态从0～165，为模166。 例：用74161构成模166加计数器。 图6.46 74161同步级联组成模166加法计数器 （2）异步级联 有的集成计数器没有进位/借位输出端，这时可根据具体情况，用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位/借位。 例：分别用两片集成计数器实现模48异步和同步加法计数器。 解一： 用两片二-五-十进制异步加法计数器74290采用异步级 联方式组成的加法计数器。如图6.47所示，模为48。 解二：用74160组成48进制计数器。因为N = 48，而74160为模10计数器，所以要用两片74160构成此计数器。先将两芯片采用同步级联方式连接成100进制计数器，然后再借助74160异步清零功能，在输入第48个计数脉冲后，计数器输出状态为0100 1000时，高位片（II）的Q2和低位片（I）的Q3同时为1， 图6.48 74160组成同步模48计数器电路图 使与非门输出0，加到两芯片异步清零端上，使计数器立即返回0000 0000状态，状态0100 1000仅在极短的瞬间出现，为过渡状态，这样，就组成了48进制计数器。 3．组成分频器 模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可用模N计数器组成N分频器。 例： 某石英晶体振荡器输出脉冲信号的频率为32768 Hz，用74161组成分频器，将其分频成频率为1 Hz的脉冲信号。 解：因为32768 = 215，经15级二分频，就可获得频率为1 Hz的脉冲信号。因此将4片74161级联，从高位片（4）的Q2输出即可。 5 寄存器 数码寄存器是存储二进制数码的时序电路组件，它具有接收和寄存二进制数码的逻辑功能。数码寄存器的主要组成部分是触发器。由于一个触发器能存储一位二进制代码，所以存储n位二进制代码的寄存器应由n个触发器构成。 5.1 寄存器74175 图6.50(a)所示是由D触发器组成的4位集成寄存器74LS175的逻辑电路图，其引脚图如图6.50(b)所示，其中RD是异步清零控制端，D0~D3是并行数据输入端，CLK为时钟脉冲端，Q0~Q3是并行数据输出端， ～ 是反码数据输出端。 该电路的数码接收过程为：将需要存储的4位二进制数码送到数据输入端D0~D3，在CLK端送一个时钟脉冲，脉冲上升沿作用后，4位数码并行地出现在4个触发器Q端。 = 1，不处于CLK上升沿，各触发器保持原状态。所以74175具有清零、并入、保持、并行输出功能。74LS175的功能示于表6.13中。 5.2 移位寄存器 移位寄存器不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。移位寄存器也是数字系统和计算机中应用很广泛的基本逻辑部件。 设移位寄存器的初始状态为0000，串行输入数码DI =1101，从高位到低位依次输入。在4个移位脉冲作用后，输入的4位串行数码1101全部存入了寄存器中。电路的状态表如表6.14所示，电路图如图6.51所示。 1．单向移位寄存器 （1）4位右移寄存器 移位寄存器中的数码可由Q3、Q2、Q1和Q0并行输出