数字系统VHDL基本语句.ppt

数字系统VHDL基本语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 顺序语句 1 并行语句 1 并行语句 1 并行语句 1 顺序语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 2 并行语句 3 属性说明与定义语句 3 属性说明与定义语句 3 属性说明与定义语句 3 属性说明与定义语句 习 题 习 题 KX康芯科技 【例】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder IS PORT ( a， b， c : IN STD_LOGIC; data1，data2 : IN STD_LOGIC; dataout : OUT STD_LOGIC ); END decoder; ARCHITECTURE concunt OF decoder IS SIGNAL instruction : STD_LOGIC_VECTOR(2 DOWNTO 0) ； BEGIN instruction = c b a ; WITH instruction SELECT dataout = data1 AND data2 WHEN 000 ， data1 OR data2 WHEN 001 ， data1 NAND data2 WHEN 010 ， data1 NOR data2 WHEN 011 ， data1 XOR data2 WHEN 100 ， data1 XNOR data2 WHEN 101 ， Z WHEN OTHERS ; END concunt ; ??? ?? ???? ?? ?? 2.1 并行信号赋值语句 3. 选择信号赋值语句 ... WITH selt SELECT muxout = a WHEN 0|1 , -- 0或1 b WHEN 2 TO 5 , -- 2或3，或4或5 c WHEN 6 , d WHEN 7 , Z WHEN OTHERS ; ... ??? ?? ???? ?? ?? 2.3 块语句 BLOCK 语句的表达格式如下： 块标号 : BLOCK [(块保护表达式)] 接口说明 类属说明 BEGIN 并行语句 END BLOCK 块标号 ; 【例】 ... ENTITY gat IS GENERIC(l_time : TIME ; s_time : TIME ) ; -- （参数传递）类属说明 PORT (b1, b2, b3 : INOUT BIT) ; -- 结构体全局端口定义 END ENTITY gat ; ARCHITECTURE func OF gat IS SIGNAL a1 : BIT ; -- 结构体全局信号 a1定义 BEGIN Blk1 : BLOCK -- 块定义，块标号名是blk1 GENERIC (gb1, gb2 : Time) ; -- 定义块中的局部类属参量 GENERIC MAP (gb1 = l_time,gb2 = s_time); -- 局部端口参量设定 PORT (pb : IN BIT; pb2 : INOUT BIT