模拟电子状态机基础设计.pptVIP

[例13] 试用VHDL语言描述状态图如图12-47所示的同步摩尔状态机，该状态机具有5个状态，输入a和b，输出为z。 [例13-1] 用一个进程、一个选择语句描述状态机。 本例采用一个状态寄存与次态进程、一个选择语句描述状态机输出。该状态机的VHDL描述如下。 library IEEE; use IEEE.std_logic_1164.all; entity fsm is port(clk,a,b: in std_logic; z: out std_logic); end; architecture fsm_arch of fsm is type zt_type is (init,a0,a1,ok0,ok1); --定义数据类型 signal zhuangtai: zt_type; --定义信号zhuangtai begin process(clk) --描述状态寄存器与次态逻辑的进程 begin if clkevent and clk=1 then case zhuangtai is when init = if a=0 then zhuangtai = a0; elsif a=1 then zhuangtai = init; end if;