高级数字系统设计(老田).docVIP

大 连 东 软 信 息 学 院 高级数字系统设计与验证实验报告 实验名称 Verilog-HDL逻辑编程仿真 实验成绩（评语） 教师签字 日期 学时 姓 名 老田 学号 11160xxxx 班级 同组同学 老田 实验时间 实验地点 实验目的或要求 了解基于FPGA的数字系统设计流程，熟悉DE2-115开发板资源及EDA工具的使用，掌握电路设计、逻辑综合、仿真、布局布线、下载的方法和操作，完成加法器和计数器功能模块的设计与实现。 P 1: 熟悉EDA开发工具 1、加法器代码。 2、加法器编译后综合报告截图，并指明有多少逻辑单元。 3、逻辑验证正确后，对验证波形图截图。注意要包含信号名。 Part 2: 4位串行进位加法器的设计与实现 编写RTL代码，使用Quartus开发工具完成对加法器的编译。观察综合报告，查看逻辑单元的数量和传输延时。 编写testbench文件，在modelsim工具中对加法器进行逻辑验证，通过波形图判断逻辑是否正确。 正确配置开发板引脚，综合后生成FPGA开发板的下载文件，下载到开发板后进行实际功能验证。 Part 3: 4位超前进位加法器 对超前进位和行为级加法器进行仿真，对比电路逻辑图，Logic elements数量。 使用超前进位加法器设计驱动七段数码管，正确显示计算结果。 Part 4:计数器设计 1、计数器设计要求：ABCD：计数初值；Q：计数输出；LD：计数初始值输入使能；CLR：计数器清零；EN：计数使能；U/D：上行下行计数。 每个时钟上升沿计数器自动计数一次。 2、当计数到15时，输出END_COUNT＝1，否则END_COUNT=0 实验内容（算法、程序、步骤和方法） Part 1: 熟悉EDA开发工具 1、加法器代码：module adder_tianchuyang(A_in,B_in,C_in,S_out,C_out); input A_in,B_in,C_in; output S_out,C_out; assign S_out=A_in^B_in^C_in; assign C_out=(A_inB_in)|(A_inC_in)|(B_inC_in); endmodule add_tianchuyang_test.v module add_tianchuyang_test; // Inputs reg A_in; reg B_in; reg C_in; // Outputs wire S_out; wire C_out; // Instantiate the Unit Under Test (UUT) adder_tianchuyang uut ( .A_in(A_in), .B_in(B_in), .C_in(C_in), .S_out(S_out), .C_out(C_out) ); initial begin // Initialize Inputs A_in = 0; B_in = 0; C_in = 0; // Wait 100 ns for global reset to finish #10 A_in = 1; B_in = 0; C_in = 0; #10 A_in = 0; B_in = 1; C_in = 0; #10 A_in = 0; B_in = 0; C_in = 1; #10 A_in = 1; B_in = 0; C_in = 1; #10 A_in = 0; B_in = 1; C_in = 1; #10 A_in = 1; B_in = 0; C_in = 1; #10 A_in = 1; B_in = 1; C_in = 1; #10 $finish; // Add stimulus here end endmodule 2、加法器编译后综合报告截图： 有2个逻辑单元 验证波形 Part 2: 4位串行进位加法器的设计与实现 串行进位加法器代码: module adder4_tianchuyang (cout,sum,a,b,cin); output[3:0] sum; output cout; input[3:0] a,b; input cin; full_add1 f0(a[0],b[0],cin,sum[0],cin1); full_add1 f1(a[1],b[1],cin1,sum[1],cin2); full_add1 f2(a[2],b[2],cin2,sum[2],cin3); full_add1 f3(a[3],b[3],cin3,sum[3],cout); endmodule 2.testbench代码: module adder4_tianchuyang_test; reg[3