基于AD采样状态机的电压表的实现.docVIP

EDA实验报告 实验名称：基于VHDL的AD采样的电压表的实现 基于VHDL的AD采样的电压表的实现 了解并掌握计数器的设计，加深对时序电路的EDA设计的认识。 了解并掌握对计数器进行分频的原理及其具体的实现过程。 学会用状态机来实现对A/D转换器的采样控制电路，并将之显示于七段数码显示管的方法。 加深了解如何用EDA技术进行复杂程序的编写及实现。 设计一个计数器 设计思想：利用process进程实现对时钟信号的捕捉，以实现当一时钟到来计数加1在窗口中编写程序，如下图： 保存文件，注意文件名要和实体名相同 提示是否建立工程文件： 点击“是”，再按照其步骤建立工程文件。 再编译（Processing-start complication或点击图标），编译成功如下： 添加一个波形文件（file-new-other files-Vector Waveform file） 保存波形文件 在波形文件左边一栏中右击-insert-insert node or bus-node finder-list再将有用信号添加到selected列表当中，再确定。 编辑clk信号波形。可以先选中clk信号，再点击图标： 在这里可以编辑你想要的时钟信号。 开始仿真（processing-start simulation或点击图标） 仿真成功且波形如下： 程序解析：该程序主要是通过让输出量q在时钟上升沿是进行加1来实现计数器的功能。 设计一个分频器 由于以上的计数器所接的时钟信号频率过大，不能很好地观察到其效果，故还需对其进行分频处理。 由于实验板上的晶振为48MHZ，而便于观察效果使得分频大约为1HZ，这样就应使计数器计，这就需要计数器的位数大概为25位，所以设计如下分频器。将计数器定义为28位是为了将高4位引到发光二级管上观察其效果。 分频程序具体如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt4 is port( clk:in std_logic; q:out std_logic_vector(3 downto 0)); end; architecture bhv of cnt4 is begin process(clk) variable a:std_logic_vector(27 downto 0) :=(others=0); begin if clkevent and clk=1 then a:=a+1; end if; q(3)=a(27); q(2)=a(26); q(1)=a(25); q(0)=a(24); end process; end bhv; 程序解析：上述程序是为了能在流水灯上看到分频效果而进行的程序编写，在最终的AD状态机编写中“q(3)=a(27);q(2)=a(26);q(1)=a(25);q(0)=a(24);”应该改写为：q=a(25)即可。 仿真波形为：（这里由于27位数据太大，计算机仿真速度太慢，便将27位改为10位仿真） 由于这次程序的编写可以很好地看到效果，故可以设计在流水灯上显示效果：设计端口号，分别将q(3)， q(2)，q(1)，q(0)和时钟信号clk与端口相连，完成后接着点击tools-programmer,将程序文件加载到芯片中。然后，在机箱上观察与q相对应的指示灯，发现它呈流水状态，与预想符合，证明了以上程序的正确。 设计TCL549的控制程序 用VHDL语言设计一个AD采样控制电路的状态机，用于对模拟信号（本实验中即是电位器）进行数据采样和转换。 本实验是基于TLC549芯片来进行设计的，故弄清楚TLC549的各种参数与原理至关重要。 TLC549是8位串行A/D转换器芯片，可与通用微处理器、控制器通过CLK、CS、DATA OUT三条口线进行串行接口。TLC549的内部框图和引脚名称如图1所示 TLC549的时序电路图如下所示： TLC549的工作原理：　　TLC549均有片内系统时钟，该时钟是独立工作的，无须特殊的速度或相位匹配。　　当CS为高时，数据输出(DATA OUT)端处于高阻状态，此时I/O CLOCK不起作用。这种CS控制作用允许在同时使用多片TLC548、TLC549时，共用I/O CLOCK，以减少多路(片)A/D并用时的I/O控制端口。 一组通常的控制时序为：　　(1)将CS置低。内部电路在测得CS下降沿后，再等待两个内部时钟上升沿和一个下降沿后，然后确认这一变化，最后自动将前一次转换结果的最高位(D7)位输出到DATA OUT端上。　　(2) 前四个I/O CLOCK周期的下降沿依次移出