课程设计报告-抢答器设计.docVIP

EDA课程设计报告 抢答器设计 专 业： 电子信息科学与技术 班 级： 11—01班 姓 名： 崔新宽， 张华康 指导教师： 田老师 2013年6月24号——2013年6月28号 一 设计任务 掌握QUARTUSⅡ软件的使用方法； 会使用VHDL语言设计小型数字电路系统； 掌握应用QUARTUSⅡ软件设计电路的流程； 掌握抢答器的设计方法。 二 设计要求 （1）设计一个可以容纳两组参赛队进行比赛的抢答器。 （2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。 （3）具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。 （4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加10分，答错一次减1分。 设计方案 系统的输入信号有：各组的抢答按钮A、B，系统允许抢答信号STA，系统清零信号CLR，系统时钟信号CLK，计分复位端CLR，加分按钮端ADD，计时使能端EN；系统的输出信号有：两个组抢答成功与否的指示灯控制信号输出口可用如LED_A、LED_B、表示，两个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（分频模块，输出显示模块）。 各模块设计 （1）分频模块 该模块主要是将频率为40MHz的时钟信号分频成100Hz,1Hz。其模块如下： 源程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fenpin is port(clk40M:in std_logic; clk1khz,clk1hz,clk100hz,clk2khz:out std_logic); end fenpin; architecture one of fenpin is signal clk1k,clk1:std_logic; begin process(clk40M) variable q:integer range 0 to 1999:=0; begin if rising_edge(clk40M) then if q=19999 then clk1k=not clk1k; q:=0; else q:=q+1; end if; end if; end process; process(clk1k) variable q1:integer range 0 to 499:=0; begin if rising_edge(clk1k)then if q1=499 then clk1=not clk1; q1:=0; else q1:=q1+1; end if; end if; end process; clk1khz=clk1k; clk1hz=clk1; end one; ARCHITECTURE two OF fenpin IS signal clk2k,clk100:std_logic; begin process(clk40M) is variable q:integer range 0 to 9999; begin if rising_edge(clk40M)then if q=9999 then clk2k=not clk2k; q:=0; else q:=q+1; end if; end if; end process; process(clk2k) is variable q1:integer range 0 to 9; begin if rising_edge(clk2k)then if q1=