基于FPGA的五级流水线CPU①.PDFVIP

计 算 机 系 统 应 用 2015 年 第 24 卷 第 3 期 基于 FPGA 的五级流水线CPU① 王绍坤 (北京理工大学 计算机学院, 北京 100081) 摘 要: 基于 FPGA 平台设计并实现了一种五级流水线 CPU. 它参考 MIPS 机将指令的执行过程进行抽象, 把指 令分成取值、译码、执行、访存、写回五级流水处理. 首先设计系统级的结构, 决定 CPU 的结构和指令系统. 其 次对整体结构进行分解, 确定模块与模块之间的信号连接, 采用 VHDL 实现 CPU. 最后通过 Debug-controller 调 试软件对五级流水线 CPU 进行调试. 结果表明了所设计的流水线 CPU 的有效性. 关键词: VHDL; FPGA; 流水线 CPU Five Stage Pipeline CPU Based on FPGA WANG Shao-Kun (School of Computer Science, Beijing Institute of Technology, Beijing 100081, China) Abstract: A five stage pipeline CPU was designed and implemented on FPGA. Referring to MIPS machine and analyzing the process of each instruction, the process was divided into five stages which are IF, ID, EXE, MEM, and WB. The design of system-level structure was placed in the first position in order to determine the architecture and the instruction set. The next work was decomposing the integrated architecture and determining the signal connection between the module and the module. The CPU was implemented with VHDL. Finally, the five stage CPU was debugged by debugging software which is called Debug-controller. The result shows that the pipeline CPU is effective. Key words: VHDL; FPGA; pipeline CPU 1 引言 初应用到通信领域, 到目前, 已被广泛应用到信息产 现在集成电路设计进入 SOC(System On Chip)时 业的诸多领域, 比如: 航空, 医疗, 通讯等. 代. SOC 一般以 CPU 为核心, 集成控制电路和存储器, 本文参考 MIPS 流水线 CPU 设计理念, 以 Altera 完成系统中信息处理的主要功能. 在性能和成本方面, 公司的 FPGA 为目标器件, 采用了自顶向下的层次模 SOC 和传统的板上系统具有无法比拟的优势. 而 CPU 块化设计方法, 用 VHDL 语言描述了 16 位的流水线 作为 SOC 的核心部件, 其性能直接影响整个系统的性 CPU. 该 CPU 以《开放式实验CPU 设计》一书中非流 能. 因此, 如何设计与实现有效的 CPU 核已成为 SOC 水线 CPU 为原型, 将指令的执行过程分割成取值, 译