EDA课程设计--秒表设计.docVIP

题目：秒表设计 班级：通信11-3 小组成员：易新会、王伟、陈虹余、迪拉热 指导老师：黄志华 学院：信息科学与工程学院 2014年1月1日 内容 一：设计任务与要求 秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响声。 本系统采用自上向下的设计方案，系统的整体设计组装原理图如图2-1所示，它主要由控制模块，时基分屏模块，计时模块和显示模块四部分组成。各模块分别完成控制，分屏，计时和显示的功能 设计原理图 程序模块 1、控制模块程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ctrl is port(clr,clk,sp:in std_logic; en:out std_logic); end ctrl; architecture behave of ctrl is type states is (s0,s1,s2,s3); signal current_state,next_state:states; begin com:process(sp,current_state) begin case current_state is when s0=en=0;if sp=1 then next_state=s1;else next_state=s0;end if; when s1=en=1;if sp=1 then next_state=s1;else next_state=s2;end if; when s2=en=1;if sp=1 then next_state=s3;else next_state=s2;end if; when s3=en=0;if sp=1 then next_state=s3;else next_state=s0;end if; end case; end process; synch:process(clk) begin if clr=1 then current_state=s0; elsif clkevent and clk=1 then current_state=next_state; end if; end process; end behave; 2、时基分频模块程序 library ieee; use ieee.std_logic_1164.all; entity cb10 is port(clk: in std_logic; co: buffer std_logic); end cb10; architecture art of cb10 is signal counter:integer range 0 to 49999; begin process(clk) begin if (clk=1 and clkevent) then if counter=49999 then counter=0; co= not co; else counter=counter+1; end if; end if; end process; end art; 3、计时模块的程序 1）、十进制计数器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cdu10 is port(clk,clr,en: in std_logic; cn: out std_logic; count10: out std_logic_vector(3 downto 0)); end cdu1