DDS信号发生器设计源程序.docVIP

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2018-01-01 发布于河南
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DDS信号发生器设计源程序.doc

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DDS信号发生器设计源程序

DDS信号发生器设计源程序程序代码预分频模块 1、置数： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY zhishu IS PORT (M:OUT STD_LOGIC_VECTOR (31 DOWNTO 0)); END ENTITY; ARCHITECTURE func OF zhishu IS BEGIN M = 00000101010111100110001110111000; END ARCHITECTURE; 累加步长控制模块 2、步长选择： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY bcxuanze IS PORT (bcxzmaichong:IN STD_LOGIC; bc:BUFFER STD_LOGIC_VECTOR (19 DOWNTO 0)); END ENTITY; ARCHITECTURE func OF bcxuanze IS SIGNAL bc1:STD_LOGIC_VECTOR (19 DOWNTO 0) := 00000000000000000001; SIGNAL bc2:STD_LOGIC_VECTOR (19 DOWNTO 0) := 00000000000000001010; SIGNAL bc3:STD_LOGIC_VECTOR (19 DOWNTO 0) := 00000000000000110010; SIGNAL bc4:STD_LOGIC_VECTOR (19 DOWNTO 0) := 00000000000001100100; SIGNAL bc5:STD_LOGIC_VECTOR (19 DOWNTO 0) := 00000000001111101000; SIGNAL tmp:STD_LOGIC_VECTOR (19 DOWNTO 0); BEGIN PROCESS(bcxzmaichong) BEGIN IF bcxzmaichongEVENT AND bcxzmaichong = 1 THEN bc = bc1; bc1 = bc2; bc2 = bc3; bc3 = bc4; bc4 = bc5; bc5 = bc; END IF; END PROCESS; END ARCHITECTURE; 3、累加控制 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY kongzhi IS PORT (key:IN STD_LOGIC; clr:IN STD_LOGIC; M:IN STD_LOGIC_VECTOR (19 DOWNTO 0); fout:BUFFER STD_LOGIC_VECTOR (19 DOWNTO 0)); END ENTITY; ARCHITECTURE func OF kongzhi IS BEGIN PROCESS(key,clr) BEGIN IF clr = 0 THEN IF keyEVENT AND key = 1 THEN IF fout 10000 THEN fout = M; ELSE fout = fout + M; END IF; END IF; ELSE fout = 00000000000000000000; END IF; END PROCESS; END ARCHITECTURE; 显示模块 4、频率显示 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY xianshi IS PORT (foutin:IN STD_LOGIC_VECTOR (19 DOWNTO 0); clk:IN STD_LOGIC; num1:OUT STD_LOGIC_VECTOR (6 DOWNTO 0); num2:OU